本應(yīng)用筆記定義了高速數(shù)模轉(zhuǎn)換器（DAC）的建立和保持時間，并確定了它們的正確解釋。高速DAC通常將這兩個參數(shù)指定為“有符號”值，并且根據(jù)數(shù)據(jù)轉(zhuǎn)換解釋它們可能具有挑戰(zhàn)性。本文中介紹的應(yīng)用程序有助于抵消這一挑戰(zhàn)。

介紹

滿足高速數(shù)模轉(zhuǎn)換器（DAC）的數(shù)字定時要求對于實(shí)現(xiàn)最高性能至關(guān)重要。隨著時鐘頻率的增加，數(shù)據(jù)接口的建立和保持時間成為系統(tǒng)設(shè)計(jì)人員關(guān)注的重要問題。本應(yīng)用筆記旨在全面解釋與Analog高性能轉(zhuǎn)換器解決方案相關(guān)的設(shè)置和保持時間。

定義建立和保持時間

設(shè)置時間（tS） 描述了時間點(diǎn)數(shù)據(jù)必須相對于 DAC 時鐘轉(zhuǎn)換處于有效的邏輯電平。保持時間（tH），另一方面，指定數(shù)據(jù)在設(shè)備捕獲/采樣后何時可以更改。圖1顯示了參照上升沿時鐘信號建立和保持時間。特定器件時鐘信號的有效邊沿可以是上升沿/下降沿，也可以是用戶可選的，如MAX5895 16位、500Msps插值和調(diào)制雙通道DAC，具有CMOS輸入。

圖1.以上升沿時鐘信號為基準(zhǔn)設(shè)置和保持時間。

采用CMOS技術(shù)設(shè)計(jì)的數(shù)字電路通常在電源軌之間的中間電壓處切換。因此，時間參考標(biāo)記位于信號邊沿的中點(diǎn)。圖1中的波形位置顯示了建立和保持時間的典型條件。請注意，此設(shè)置的兩個參數(shù)的量級均為正。當(dāng)設(shè)置或保持時間的指定值為負(fù)值時，可能會出現(xiàn)混淆。

MAX5891 600Msps、16位DAC為該中點(diǎn)條件提供了出色的案例研究示例。設(shè)定時間為-1.5ns，保持時間為2.6ns。圖2給出了MAX5891的最短設(shè)置時間。請注意，實(shí)際上，數(shù)據(jù)轉(zhuǎn)換發(fā)生在捕獲時鐘轉(zhuǎn)換之后。圖 3 顯示了同一器件的最短保持時間。

圖2.MAX5891的最短設(shè)置時間。

圖3.MAX5891的最短保持時間。

滿足這些時序規(guī)范要求用戶分析數(shù)據(jù)源的傳播延遲和抖動規(guī)格。傳播延遲決定了時鐘的標(biāo)稱時序要求，而抖動規(guī)格則設(shè)定了可用裕量。為了解釋這種關(guān)系，請考慮一個傳播延遲為1.5ns的邏輯門。MAX5891在邏輯門上使用相同的時鐘信號，剛好滿足圖2所示的建立時間。在這種情況下，溫度漂移、時鐘或數(shù)據(jù)抖動或器件間變化沒有余量。

用于優(yōu)化設(shè)置和保持時間的兩種技術(shù)包括增加時鐘延遲和匹配走線長度。在數(shù)據(jù)源和DAC之間添加時鐘延遲有助于解決上一示例中的傳播延遲問題。匹配數(shù)字源和DAC輸入引腳之間的走線長度可確保抖動和漂移的影響不會導(dǎo)致單個位滑入下一個時鐘周期。請記住，我們正在處理由多條數(shù)據(jù)線組成的高速數(shù)字?jǐn)?shù)據(jù)總線。所有這些位必須始終滿足時序規(guī)格。

結(jié)論

對高頻數(shù)據(jù)進(jìn)行計(jì)時存在許多挑戰(zhàn)?？朔@些挑戰(zhàn)需要設(shè)計(jì)或系統(tǒng)級工程師充分了解其信號鏈中所有器件的規(guī)格。未能滿足鏈中任何設(shè)備的要求將導(dǎo)致系統(tǒng)性能下降。性能障礙可能表現(xiàn)為DAC輸出精度降低或時鐘頻率受限。

審核編輯：郭婷