多個(gè)轉(zhuǎn)換器的同步對于雷達(dá)、電子戰(zhàn) （EW）、超聲波和其他使用數(shù)字波束成形技術(shù)以操縱大數(shù)據(jù)場的多通道應(yīng)用等應(yīng)用非常有用。需要注意的是，當(dāng)使用GSPS模數(shù)轉(zhuǎn)換器（ADC）時(shí)，需要相同的要求來促進(jìn)同一系統(tǒng)內(nèi)多個(gè)轉(zhuǎn)換器的同步。但是，速度和界面使這更難實(shí)現(xiàn)。

本文將介紹兩種方法：確定性延遲的使用和JESD204B接口數(shù)據(jù)字內(nèi)控制位的使用。這兩種方法都是JESD204B子類1的特點(diǎn)。新發(fā)布的AD9625 （12位、2.5 GSPS ADC）用作測試工具，提供多個(gè)轉(zhuǎn)換器同步所需遵循的設(shè)計(jì)規(guī)則的基線結(jié)果。

概述和方法

同步多個(gè)ADC是航空航天和國防工業(yè)的基本要求。AD9625是一款12位、2.5 GSPS ADC，其標(biāo)準(zhǔn)特性之一是便于同步多個(gè)轉(zhuǎn)換器。同步定義為使每個(gè)轉(zhuǎn)換器達(dá)到等于或小于單個(gè)時(shí)鐘周期的精度的能力，僅取決于ADC的孔徑抖動(dòng)、時(shí)鐘抖動(dòng)和時(shí)鐘分配精度。AD9625采用符合標(biāo)準(zhǔn)JESD204B接口技術(shù)的高速串行數(shù)據(jù)通道?；贘ESD204B的轉(zhuǎn)換器在市場上仍然相對較新，許多用戶是第一次采用這項(xiàng)技術(shù)，擔(dān)心同步多個(gè)設(shè)備的能力。本文應(yīng)消除部分或全部這些問題，因?yàn)槭褂孟鄬唵蔚呐_架測試設(shè)置來成功同步兩個(gè)轉(zhuǎn)換器并顯示可擴(kuò)展性。

有兩個(gè)獨(dú)特的選項(xiàng)可用于將多個(gè)AD9625同步在一起。一種方法是使用確定性延遲，然后必須針對每個(gè)單獨(dú)的數(shù)據(jù)路徑調(diào)整延遲，以糾正時(shí)序不匹配。因此，本文將不介紹此方法。本文重點(diǎn)介紹使用通常稱為時(shí)間戳方法的第二個(gè)選項(xiàng)。請記住，這兩種方法都是JESD204B子類1的特性，該子類9625用作AD<>設(shè)計(jì)的一部分。在本文中，時(shí)間戳方法將是重點(diǎn)，主要是因?yàn)闊o需測量從每個(gè)轉(zhuǎn)換器到每個(gè)FPGA的時(shí)間延遲。對于較大的系統(tǒng)，這一點(diǎn)尤其重要，因?yàn)榭梢允褂脭?shù)百個(gè)轉(zhuǎn)換器，這些轉(zhuǎn)換器可用于地面雷達(dá)系統(tǒng)等應(yīng)用。

在我們繼續(xù)之前，一個(gè)將從同步中受益的關(guān)鍵應(yīng)用是雷達(dá)。在這種情況下，不需要絕對時(shí)間測量。設(shè)計(jì)人員只需要關(guān)注從一個(gè)接收元素到下一個(gè)接收元素的相對時(shí)間。最后，使用時(shí)間戳?xí)r，數(shù)據(jù)處理的強(qiáng)度較低，因?yàn)镕PGA或處理器僅在每個(gè)數(shù)據(jù)集中查找時(shí)間標(biāo)記。使用此時(shí)間標(biāo)記，設(shè)計(jì)人員可以對齊數(shù)據(jù)，并從每個(gè)轉(zhuǎn)換器路徑的定義同步點(diǎn)運(yùn)行算法。無需擔(dān)心每個(gè)轉(zhuǎn)換器到其各自FPGA的走線長度距離，這些距離是無限數(shù)量的轉(zhuǎn)換器/FPGA對。這種布線可能會(huì)跨越多個(gè)電路板，使其在應(yīng)用設(shè)計(jì)中更加有用。本文 介紹 同步 高速 GSPS 轉(zhuǎn)換器 時(shí) 應(yīng) 遵循 的 基本 設(shè)計(jì) 規(guī)則、 需要 采取 的 測試 步驟 以及 預(yù)期 的 最終 結(jié)果。

關(guān)于JESD204B的說明

AD9625是一款12位、2.5 GSPS高速ADC，串行輸出符合JESD204B標(biāo)準(zhǔn)。在JESD204B標(biāo)準(zhǔn)中，有多個(gè)子類針對不同的目的進(jìn)行了優(yōu)化。有關(guān)JESD204B的更多詳細(xì)信息，請參閱子類的完整列表。

AD9625使用子類1，這對于如何執(zhí)行這種同步方法至關(guān)重要。子類 1 使用 SYSREF 信號來對齊串行輸出數(shù)據(jù)。SYSREF信號被時(shí)鐘輸入轉(zhuǎn)換器的輸出數(shù)據(jù)。這種布置允許SYSREF與轉(zhuǎn)換時(shí)鐘同步，并確保每個(gè)分布式SYSREF信號同時(shí)到達(dá)每個(gè)轉(zhuǎn)換器。這將生成一個(gè)標(biāo)記或時(shí)間戳，放置在JESD204B串行輸出數(shù)據(jù)中，顯示同步數(shù)據(jù)分析應(yīng)開始的確切點(diǎn)。

AD9625提供兩種使用該標(biāo)記的選項(xiàng)。設(shè)計(jì)人員可以使用作為整個(gè) 16 位 JESD 字一部分的單獨(dú)控制位，或者用 SYSREF 時(shí)間戳替換轉(zhuǎn)換器的 LSB。應(yīng)該注意的是，本文中描述的測試使用了LSB選項(xiàng)。同樣重要的是要注意，這些控制位的實(shí)現(xiàn)以及用于同步多個(gè)轉(zhuǎn)換器的方式不是JESD規(guī)范的一部分。JESD字中每個(gè)控制位的名稱由每個(gè)單獨(dú)的轉(zhuǎn)換器設(shè)計(jì)自行決定，并且可能因轉(zhuǎn)換器而異。

測試設(shè)置

圖 1 中的設(shè)置顯示了如何同步兩個(gè)轉(zhuǎn)換器。理論上，可以同步的轉(zhuǎn)換器數(shù)量沒有限制。從正確設(shè)計(jì)的AD9625電路板開始，如圖2和圖3所示，測試設(shè)置需要以下設(shè)備：

兩臺運(yùn)行 Windows 操作系統(tǒng)的標(biāo)準(zhǔn)臺式機(jī)/筆記本電腦?

兩個(gè)賽靈思 VC707 開發(fā)套件?

兩塊AD9625 FMC板，AD-FMCADC2-EBZ

泰克 HFS 9009 脈沖發(fā)生器和激勵(lì)系統(tǒng)

兩臺羅德與施瓦茨SMA100A信號發(fā)生器，帶B22低相位噪聲選項(xiàng)?

兩根 24 GHz 匹配射頻電纜，用于時(shí)鐘和 SYSREF 連接

圖1.測試設(shè)置及其主要互連的框圖。

圖2.AD9625 帶同步連接的 FMC 板 （AD-FMCADC2-EBZ）。

圖3.AD-FMCADC2-EBZ 連接到 FMC1，VC707 Xilinx 開發(fā)中的 HPC 插槽。

信號發(fā)生器（SMA100A）為每個(gè)轉(zhuǎn)換器提供2.5 GHz采樣時(shí)鐘。然后使用 5350–244 皮秒脈沖實(shí)驗(yàn)室功率分配器將單個(gè)輸出分成兩個(gè)時(shí)鐘。然后，從兩個(gè)分壓輸出將一對相位和長度匹配的電纜連接到每個(gè)AD9625板。這可確保時(shí)鐘在到達(dá)每個(gè)轉(zhuǎn)換器時(shí)是同步的。

脈沖發(fā)生器（HFS 9009）的任務(wù)是生成SYSREF信號。脈沖發(fā)生器是專門為此任務(wù)選擇的，因?yàn)樗峁┒鄠€(gè)具有合理低抖動(dòng)的差分輸出，并且能夠使一個(gè)差分輸出相對于另一個(gè)差分輸出偏斜，從而能夠根據(jù)需要相對于采樣時(shí)鐘移動(dòng)SYSREF信號的位置，以確保不違反建立和保持時(shí)間。

接下來，模擬輸入也必須以與采樣時(shí)鐘相同的方式進(jìn)行分離。使用另一個(gè)帶有一對相控匹配電纜的功率分配器可確保兩個(gè)模擬輸入信號同時(shí)到達(dá)每個(gè)轉(zhuǎn)換器的輸入。

AD9625 （AD-FMCADC2-EBZ） 板通過 HPC FMC 連接器連接到 VC707 評估平臺。Xilinx ChipScope 和 SDK 軟件工具用于與 VC707 接口，并實(shí)施時(shí)間戳程序并捕獲數(shù)據(jù)。

測試程序

要手動(dòng)觸發(fā)SYSREF，需要激活脈沖發(fā)生器以對齊每個(gè)轉(zhuǎn)換器的SYSREF信號。檢測到 SYSREF 標(biāo)記后，每個(gè) FPGA 將執(zhí)行數(shù)據(jù)捕獲，如圖 4 所示。

圖4.Xilinx 芯片示波器屏幕截圖顯示使用 SYSREF 觸發(fā)的數(shù)據(jù)捕獲。

每條紅線代表一個(gè)LSB SYSREF標(biāo)記，而藍(lán)色波形表示實(shí)際捕獲的數(shù)據(jù)。如上所示成功捕獲數(shù)據(jù)后，數(shù)據(jù)將被導(dǎo)出以在 MATLAB 中進(jìn)行處理。?

同步結(jié)果

在 MATLAB 中分析導(dǎo)出的原始數(shù)據(jù)后，可以將每個(gè) ADC 的時(shí)域重建數(shù)據(jù)繪制在彼此之上（圖 5）。

圖5.時(shí)域中原始數(shù)據(jù)的 MATLAB 重建。

圖6顯示了圖5放大后的上升沿。水平軸表示樣本。代表兩個(gè)獨(dú)立且同步的ADC/FPGA數(shù)據(jù)集的藍(lán)線和紅線之間的增量在視覺上看起來小于一個(gè)樣本偏差。

圖6.圖5的放大視圖，上升沿。

表1查看了樣本相位增量的子集，因?yàn)樗c圖1中具有710 MHz模擬輸入的測試配置設(shè)置有關(guān)。

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表1中的測試結(jié)果顯示，模擬輸入工作頻率為710 MHz，三個(gè)單獨(dú)的捕獲產(chǎn)生了同樣準(zhǔn)確的結(jié)果。同樣，每個(gè)結(jié)果同步到±0.5個(gè)樣本以內(nèi)。請注意，在測試設(shè)置中對兩個(gè)源進(jìn)行相位鎖定以提供同步采樣時(shí)鐘和SYSREF輸入非常重要。如果這兩個(gè)邊沿在時(shí)間上相對于彼此自由移動(dòng)，而不是鎖相，那么從統(tǒng)計(jì)學(xué)上講，預(yù)期最終會(huì)經(jīng)常違反設(shè)置和保持時(shí)間。

隨著市場上新的和即將推出的JESD204時(shí)鐘分配IC，如HMC7044、AD9525和AD9528，它將自動(dòng)處理每個(gè)時(shí)鐘和SYSREF輸入的鎖相。

結(jié)論

使用這種測試設(shè)置方法證明，通過使用SYSREF和時(shí)間戳方法，兩個(gè)AD9625、12位、2.5 GSPS ADC可以與JESD204B高速串行數(shù)字接口同步，達(dá)到優(yōu)于一個(gè)采樣精度。雖然這種方法使用了大量的臺式測試設(shè)備，這很麻煩，但很快就可以使用ADI公司新發(fā)布的時(shí)鐘器件實(shí)現(xiàn)相同的同步設(shè)置，從而提供更簡單的解決方案。

除了證明兩個(gè)轉(zhuǎn)換器之間的同步之外，本文還概述了這一概念可以擴(kuò)展為包含多個(gè)轉(zhuǎn)換器，其中雷達(dá)、電子戰(zhàn)和軍事通信應(yīng)用等應(yīng)用將在GSPS速度下從這種新功能中受益匪淺。

審核編輯：郭婷