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濾波電容在嵌入式應(yīng)用中的選擇
隨著電容制造向更小型化封裝應(yīng)用的繼續(xù)推進，一種高電容量、低ESR 及低電壓應(yīng)用的理
想方案是3-D 多陽極涂層（conformal coated）片式電容。
引言
為微處理器系統(tǒng)中的能量存儲/傳輸處理選擇體去耦電容是一件復(fù)雜的事情，由于強調(diào)
產(chǎn)品的物理尺寸，處理器制造商一般只規(guī)定滿足器件能量轉(zhuǎn)換要求所需要的電容量，而不考
慮為適合的電容排列留置的可用空間。嵌入式單板計算機中所用的處理器還要求更高的電容
充放電性能，從而要求一個低的時間常數(shù)。
隨著電容制造向更小型化封裝應(yīng)用的繼續(xù)推進，一種高電容量、低ESR 及低電壓應(yīng)用
的理想方案是3-D 多陽極涂層（conformal coated）片式電容。
高電容量和低ESR 技術(shù)
有多種技術(shù)已可實現(xiàn)單位體積電容量的優(yōu)化。例如，涂層片式鉭電容技術(shù)，該技術(shù)去除
了常規(guī)模壓固體鉭電容的引線框結(jié)構(gòu)，同時這種類似于半導(dǎo)體特殊封裝的技術(shù)大大降低平均
尺寸。 Vishay 已經(jīng)開發(fā)了涂層鉭片式技術(shù)，用于滿足NASA 要求的電容使用。這些產(chǎn)品遠
遠超過了常規(guī)模壓表面安裝鉭電容(SMD)的容積效率。不過設(shè)計師們還需要使ESR 最小化，
而這一要求刺激了多種候選方案。
Polymer 鋁電容
Polymer 鋁電容具有非常低的ESR，在10 m 或更小的范圍，它填充了高電容量多層陶
瓷電容(MLCC)和鉭聚合物電容之間的應(yīng)用空間。不過，盡管它們滿足了濾波應(yīng)用中所需的
ESR 要求，但它們的容積效率通常要比鉭技術(shù)小很多。在組裝空間十分珍貴的應(yīng)用中，這
種技術(shù)必須讓位于其它技術(shù)如鉭式技術(shù)等。
固體鉭電容
固體鉭電容有標準和低ESR 兩種類型。兩種類型均采用通常的引線框結(jié)構(gòu)制作。固體
鉭低ESR 類型所具有的ESR 值100 KHz 時在100 m 范圍。由于ESR 值取決于陽極的外表
面，因此較大的外形尺寸一般都擁有較低的ESR 值。固體鉭電容方面大量的粉末研制工作
產(chǎn)生了新的更低水平的ESR 值。另外浪涌電壓方面也得到改進使固體鉭技術(shù)功能更強大。
Polymer 鉭電容
Polymer 鉭電容運用了新式高導(dǎo)電性的聚合物。高導(dǎo)電性聚合物用于陰極而非二氧化錳。
聚合物陰極在導(dǎo)電率上的改善帶來更低的阻抗和更低的ESR。低阻抗還帶來優(yōu)異的高頻濾
波響應(yīng)。Polymer 鉭電容技術(shù)擁有最低的ESR，大大低于相近尺寸的常規(guī)固體鉭電容。事實
上，引線框結(jié)構(gòu)主要制約給定外形尺寸下可用電容量。多陽極鉭電容
現(xiàn)今，高容積和低ESR 的雙重要求正在由一種3-D 的封裝方式來解決，它是一種多陽
極鉭電容，該結(jié)構(gòu)去除了常規(guī)的引線框。此結(jié)構(gòu)在小型化SMD 封裝下取得了高電容量，并
可以與常規(guī)模壓鉭器件引腳兼容。重要的是，該技術(shù)取得了非常低而穩(wěn)定的ESR。
多陽極電容的主要電性能、機械參數(shù)包括：
高電容：一般>1000 F ；
工作溫度范圍內(nèi)非常低而穩(wěn)定的ESR ；
低電感 ；
寬的額定電壓范圍：4V、6.3V 及10V ；
低DCL < 60 A ；
小尺寸、低厚度3D 片式封裝 ；
無引線框 ；
標準引腳，與常規(guī)模壓鉭電容尺寸兼容
體去耦電容應(yīng)用
當今大量的嵌入式控制器是采用一種單板計算機(SBC)建立的。主導(dǎo)性的工業(yè)標準是
PC/104，它規(guī)定了3.8” x 3.6”的形狀系數(shù)。新的更小的專有規(guī)格也在涌現(xiàn)，特別是基于
16 位和32 位處理器的SBC。此外，PC/104 SBC 還必須做到多個PC/104 板的stack-through(堆
疊嵌入)連接，以充分利用4.0mm(0.16”)的最大安裝元件高度。
有相當數(shù)量的設(shè)計師還傾向于用一個微控制器或微處理器加選定外圍元件，做自己的
定制嵌入式控制器方案。這些方案或許可以在PCB 上直接實現(xiàn)，同普通SBC 一樣也受到壓縮
空間的限制。
所以，材料和封裝結(jié)構(gòu)必須做到使一個電容適合裝入CPU 和芯片組之間的十分小的空
間，而不超出嚴格的高度限制。
請登陸:輸配電設(shè)備網(wǎng) 瀏覽更多信息
功率要求通常由微處理器或微控器制造商根據(jù)電壓調(diào)節(jié)模塊(VRM)而制定。大多數(shù)系統(tǒng)
根據(jù)一個能提供多個電壓值的同步降壓轉(zhuǎn)換器建立。通常，它們將提供 1.5～1.8V、3.3V
及5.0V 的電壓，分別給處理器核心、處理器與芯片組I/O，以及通用板上各個基礎(chǔ)電單元。
處理器核心電壓或VCORE，通常是選擇低ESR 體電容時的一個主要難點。
對合適電容技術(shù)的評估
分析處理器制造商對有關(guān)核心電壓的推薦建議，例如為VCORE 指定一個適合的濾波電
容。要求1.5 V 核心電壓的新式處理器，其例舉要求如下：輸出電壓=1.5 V～1.8 V ；
輸出紋波電壓=輸出電壓的2% ；
輸出電流> 14 A ；
輸出濾波電容= 3900 F/4V, ESR< 3 m
調(diào)查該新封裝技術(shù)的效果，對前面描述的電容技術(shù)進行了評估，以確定作為一種
PC/104SBC 用整體輸出濾波電容在板布局、元件高度、電氣性能方面的最佳技術(shù)。不過，由
于現(xiàn)有鋁電解電容超出了4.0mm (0.16”)的最大高度，因此被排除在外。
通觀各電容技術(shù)以確定印刷電路板(PCB)上最小總引腳、具有最低的ESR，同時滿足高
度限定的實現(xiàn)方案。
雖然Polymer 鉭電容具有很好的ESR，但總體電容值需求要求更多的單個貼裝電容。為
取得必需的體電容量，需要18 個255D 系列的330 F，占用板空間總量為558 mm2 (0.88
inch2)。這大大高于4 個Vishay 597D 多陽極鉭電容構(gòu)成的排列。
隨著電容制造向更小型化封裝應(yīng)用的繼續(xù)推進，一種高電容量、低ESR 及低電壓應(yīng)用的理
想方案是3-D 多陽極涂層（conformal coated）片式電容。
引言
為微處理器系統(tǒng)中的能量存儲/傳輸處理選擇體去耦電容是一件復(fù)雜的事情，由于強調(diào)
產(chǎn)品的物理尺寸，處理器制造商一般只規(guī)定滿足器件能量轉(zhuǎn)換要求所需要的電容量，而不考
慮為適合的電容排列留置的可用空間。嵌入式單板計算機中所用的處理器還要求更高的電容
充放電性能，從而要求一個低的時間常數(shù)。
隨著電容制造向更小型化封裝應(yīng)用的繼續(xù)推進，一種高電容量、低ESR 及低電壓應(yīng)用
的理想方案是3-D 多陽極涂層（conformal coated）片式電容。
高電容量和低ESR 技術(shù)
有多種技術(shù)已可實現(xiàn)單位體積電容量的優(yōu)化。例如，涂層片式鉭電容技術(shù)，該技術(shù)去除
了常規(guī)模壓固體鉭電容的引線框結(jié)構(gòu)，同時這種類似于半導(dǎo)體特殊封裝的技術(shù)大大降低平均
尺寸。 Vishay 已經(jīng)開發(fā)了涂層鉭片式技術(shù)，用于滿足NASA 要求的電容使用。這些產(chǎn)品遠
遠超過了常規(guī)模壓表面安裝鉭電容(SMD)的容積效率。不過設(shè)計師們還需要使ESR 最小化，
而這一要求刺激了多種候選方案。
Polymer 鋁電容
Polymer 鋁電容具有非常低的ESR，在10 m 或更小的范圍，它填充了高電容量多層陶
瓷電容(MLCC)和鉭聚合物電容之間的應(yīng)用空間。不過，盡管它們滿足了濾波應(yīng)用中所需的
ESR 要求，但它們的容積效率通常要比鉭技術(shù)小很多。在組裝空間十分珍貴的應(yīng)用中，這
種技術(shù)必須讓位于其它技術(shù)如鉭式技術(shù)等。
固體鉭電容
固體鉭電容有標準和低ESR 兩種類型。兩種類型均采用通常的引線框結(jié)構(gòu)制作。固體
鉭低ESR 類型所具有的ESR 值100 KHz 時在100 m 范圍。由于ESR 值取決于陽極的外表
面，因此較大的外形尺寸一般都擁有較低的ESR 值。固體鉭電容方面大量的粉末研制工作
產(chǎn)生了新的更低水平的ESR 值。另外浪涌電壓方面也得到改進使固體鉭技術(shù)功能更強大。
Polymer 鉭電容
Polymer 鉭電容運用了新式高導(dǎo)電性的聚合物。高導(dǎo)電性聚合物用于陰極而非二氧化錳。
聚合物陰極在導(dǎo)電率上的改善帶來更低的阻抗和更低的ESR。低阻抗還帶來優(yōu)異的高頻濾
波響應(yīng)。Polymer 鉭電容技術(shù)擁有最低的ESR，大大低于相近尺寸的常規(guī)固體鉭電容。事實
上，引線框結(jié)構(gòu)主要制約給定外形尺寸下可用電容量。多陽極鉭電容
現(xiàn)今，高容積和低ESR 的雙重要求正在由一種3-D 的封裝方式來解決，它是一種多陽
極鉭電容，該結(jié)構(gòu)去除了常規(guī)的引線框。此結(jié)構(gòu)在小型化SMD 封裝下取得了高電容量，并
可以與常規(guī)模壓鉭器件引腳兼容。重要的是，該技術(shù)取得了非常低而穩(wěn)定的ESR。
多陽極電容的主要電性能、機械參數(shù)包括：
高電容：一般>1000 F ；
工作溫度范圍內(nèi)非常低而穩(wěn)定的ESR ；
低電感 ；
寬的額定電壓范圍：4V、6.3V 及10V ；
低DCL < 60 A ；
小尺寸、低厚度3D 片式封裝 ；
無引線框 ；
標準引腳，與常規(guī)模壓鉭電容尺寸兼容
體去耦電容應(yīng)用
當今大量的嵌入式控制器是采用一種單板計算機(SBC)建立的。主導(dǎo)性的工業(yè)標準是
PC/104，它規(guī)定了3.8” x 3.6”的形狀系數(shù)。新的更小的專有規(guī)格也在涌現(xiàn)，特別是基于
16 位和32 位處理器的SBC。此外，PC/104 SBC 還必須做到多個PC/104 板的stack-through(堆
疊嵌入)連接，以充分利用4.0mm(0.16”)的最大安裝元件高度。
有相當數(shù)量的設(shè)計師還傾向于用一個微控制器或微處理器加選定外圍元件，做自己的
定制嵌入式控制器方案。這些方案或許可以在PCB 上直接實現(xiàn)，同普通SBC 一樣也受到壓縮
空間的限制。
所以，材料和封裝結(jié)構(gòu)必須做到使一個電容適合裝入CPU 和芯片組之間的十分小的空
間，而不超出嚴格的高度限制。
請登陸:輸配電設(shè)備網(wǎng) 瀏覽更多信息
功率要求通常由微處理器或微控器制造商根據(jù)電壓調(diào)節(jié)模塊(VRM)而制定。大多數(shù)系統(tǒng)
根據(jù)一個能提供多個電壓值的同步降壓轉(zhuǎn)換器建立。通常，它們將提供 1.5～1.8V、3.3V
及5.0V 的電壓，分別給處理器核心、處理器與芯片組I/O，以及通用板上各個基礎(chǔ)電單元。
處理器核心電壓或VCORE，通常是選擇低ESR 體電容時的一個主要難點。
對合適電容技術(shù)的評估
分析處理器制造商對有關(guān)核心電壓的推薦建議，例如為VCORE 指定一個適合的濾波電
容。要求1.5 V 核心電壓的新式處理器，其例舉要求如下：輸出電壓=1.5 V～1.8 V ；
輸出紋波電壓=輸出電壓的2% ；
輸出電流> 14 A ；
輸出濾波電容= 3900 F/4V, ESR< 3 m
調(diào)查該新封裝技術(shù)的效果，對前面描述的電容技術(shù)進行了評估，以確定作為一種
PC/104SBC 用整體輸出濾波電容在板布局、元件高度、電氣性能方面的最佳技術(shù)。不過，由
于現(xiàn)有鋁電解電容超出了4.0mm (0.16”)的最大高度，因此被排除在外。
通觀各電容技術(shù)以確定印刷電路板(PCB)上最小總引腳、具有最低的ESR，同時滿足高
度限定的實現(xiàn)方案。
雖然Polymer 鉭電容具有很好的ESR，但總體電容值需求要求更多的單個貼裝電容。為
取得必需的體電容量，需要18 個255D 系列的330 F，占用板空間總量為558 mm2 (0.88
inch2)。這大大高于4 個Vishay 597D 多陽極鉭電容構(gòu)成的排列。
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