1 引言

集成運放以其價格低廉、性能優(yōu)越等特點在個人數(shù)據(jù)助理、通信、汽車電子、音響產(chǎn)品、儀器儀表、傳感器等領域得到廣泛應用。隨著數(shù)字技術(shù)的不斷進步和集成電路市場的發(fā)展．兼有模擬和數(shù)字集成電路的SOC或混合集成電路將越來越受重視。與此同時，集成運放參數(shù)的測定也將對研發(fā)人員和技術(shù)儀器提出更高的要求，傳統(tǒng)的運放測試儀校準方案已不能滿足市場特別是國防軍工的要求．運放測試儀的校準面臨嚴峻挑戰(zhàn)。因此，提高運放測試儀的測試精度，保證運放器件的準確性是目前應解決的關(guān)鍵問題。

2 系統(tǒng)方案論證

2．1 信號發(fā)生器方案論證

考慮到單片函數(shù)發(fā)生器的外接電阻電容對參數(shù)影響很大，因而產(chǎn)生的頻率穩(wěn)定度較差、精度低、抗干擾能力低，且不易控制；而采用數(shù)字鎖相環(huán)頻率合成技術(shù)，由于鎖相環(huán)本身是一個惰性環(huán)節(jié)，鎖定時間長，所以頻率轉(zhuǎn)換時間也會增加，同時頻率受VCO可變頻率范圍的影響，頻帶不能做得很寬。這里采用直接數(shù)字頻率合成技術(shù)（Direct Digital Frequency Synthesis，簡稱DDFS或DDS）。DDS以Nyquist時域采樣定理為基礎，在時域中進行頻率合成，圖1為其基本原理框圖。DDS基于相位累加合成技術(shù)，在數(shù)字域中實現(xiàn)頻率合成，可輸出高精度的頻率信號，頻率范圍大、精度高、控制性能好且易實現(xiàn)。DDS專用集成器件基于DDS原理，具有轉(zhuǎn)換速度快、分辨率高、頻帶寬等特點，可輸出穩(wěn)定的高頻信號，但不適合產(chǎn)生低頻信號。因此系統(tǒng)中5Hz低頻信號由FPGA內(nèi)部的DDS提供。

2．2 測量控制電路方案論證

為在同一電路中實現(xiàn)不同參數(shù)的分步測量及自動量程轉(zhuǎn)換，需設計通斷控制電路。因此，這里采用模擬開關(guān)。因存在導通電阻，在選通時該電阻加于電路，會帶來測量誤差；繼電器導通電阻較小，但相對于模擬開關(guān)規(guī)模大、電路分布參數(shù)，容易引起閉環(huán)測試電路的寄生振蕩；考慮到精度，系統(tǒng)選用繼電器控制不同參數(shù)測試電路的自動轉(zhuǎn)換，通過添加補償電容來避免振蕩，為避免輸出波形失真，系統(tǒng)還采用三極管共發(fā)射極電路對繼電器進行控制。2．3幅值檢測方案論證方案1：數(shù)字方法。由A／D轉(zhuǎn)換器采樣后將數(shù)據(jù)送入FPGA進行峰值檢測或有效值檢測，該方式可提高精度和穩(wěn)定度，且避免了模擬器件不穩(wěn)定或漂移等因素的影響，但受 A／D轉(zhuǎn)換器采樣速率的限制，所處理的信號頻率達不到很高。方案2：模擬方法。包括峰值檢波和有效值檢波。前者通過控制電容充放電速度實現(xiàn)，后者基于交流信號有效值定義式，采用模擬電路實現(xiàn)，典型有效值檢測器件如AD637。系統(tǒng)在測量AVD、KCMR時，輸出信號的交流分量頻率為5 Hz，故采用方案1；測量增益帶寬積BWG時，輸出頻率范圍為40 kHz～4 MHz，故采用方案2。

根據(jù)以上方案論證，系統(tǒng)總體框圖如罔2所示。系統(tǒng)主要由信號發(fā)生、參數(shù)測試、測試電路控制和人機交互等模塊組成，單片機和FPGA共同控制模塊。5 Hz信號由FPGA內(nèi)部DDS產(chǎn)生，掃頻信號由AD9851產(chǎn)生；測量電路的輸出結(jié)果經(jīng)后級濾波、放大處理后由A／D轉(zhuǎn)換器采樣送至FPGA進行運算；單片機和FPGA通過繼電器選擇以測量電路和測量量程；FPGA提供鍵盤和顯示器以實現(xiàn)人機交互；測量結(jié)果存儲在RAM中，并能通過微型打印機打印出來。

3 理論分析與主要電路設計

3．1 信號源的實現(xiàn)

5 Hz信號產(chǎn)生的參考頻率為fCLK=1 MHz，相位累加器的位數(shù)是32，頻率控制字為21 475，其輸出頻率則為（106／232）×21475≈5．000 038 1 Hz，而相對誤差的絕對值為（5．000 038 1-5）／5×100％≈0．000 762％。5 Hz信號對D／A轉(zhuǎn)換速率要求不高，為提高精度，系統(tǒng)選用12位D／A轉(zhuǎn)換器件MX7541。

40 kHz～4 MHz掃頻信號由DDS專用器件AD9851產(chǎn)生。通過對輸出正弦波的頻率進行步進控制可實現(xiàn)掃頻輸出。頻率分辨率設為1 kHz，如果以1 kHz為頻率步進值，則需要步進（4×106-40x103）／1 000=3 960次，而要求掃描時間小于等于10 s。掃描速度應大于等于10 s／3 960=2．525次／ms。考慮到實測器件的情況，為保證測量的可靠性，采用非等步長步進，即隨著頻率增加，步進量增加，在接近截止頻率點時減小步進頻率，保證頻率分辨率為1 kHz。

在AD9851輸出級接截止頻率為15 MHz的橢圓濾波器來抑制高頻諧波干擾，并通過AD603構(gòu)成的AGC電路和精密調(diào)整放大電路使輸出有效值穩(wěn)定在2 V。

3．2 運放參數(shù)測試電路

系統(tǒng)采用“被測器件一輔助運放”模式構(gòu)成穩(wěn)定的負反饋網(wǎng)絡。使輸出電壓箝位于預置電壓，從而將小電壓、小電流的測量轉(zhuǎn)換為伏特級電壓的測量。根據(jù)VIO、IIO、KCMR、BWG等5個參數(shù)測量電路的相似性將其簡化為一個標準測量電路模板．通過按鍵選擇不同參數(shù)的測量電路，如圖3所示。

3．2．1 輸入失調(diào)電壓VIO、輸入失調(diào)電流IIO的測量

閉合S1、S3、S4、S12，S2→3、S11→3，測得輔助運放的輸出電壓為VIO，則有：

在重復VIO測量步驟的基礎上再斷開S3、S4，測得輔助運放的輸出電壓為VLI，則有：

在測量VIO時，Ri=100 Ω，Rj=61．6 kΩ，其精度均為0．3％，由Ri和RF造成的最大誤差小于0．6％；在測量IIO時，應滿足：

系統(tǒng)選取R=436 kΩ，IIO～（0，4μA），VIO～（0，40 mV），以上兩個條件均能滿足。

3．2．2 差模開環(huán)交流電壓增益AVD的測量

閉合S1、S3、S4、S10、S12，S2→3、S11→1，設信號源輸出電壓為VS，測得輔助運放輸出電壓為VLO，則有：

AVD的測量誤差在很大程度上取決于電路中R1、R2的匹配精度，若匹配誤差為δ=（R1-R2）/R2，δ1=（Rf-Ri）/Ri，則單純由電阻失配引起的相對誤差為△A VD=“20” log（δ+1），該系統(tǒng)占為0．6％。

3．2．3 共模抑制比KCMR的測量

閉合S1、S3、S4、S10、S12，S2→1、S11→3、S13→1，設信號源輸出電壓為VS，測得輔助運放輸出電壓為VIO，則有：

KCMR的測量誤差在很大程度上取決于電路中待測運放兩輸入端電阻的匹配精度，若匹配誤差為δ1，則單純由電阻失配引起的相對誤差為△KCMR=20log（δ1+1），δ1=δ。

4 系統(tǒng)測量與分析

利用該系統(tǒng)測量OP07、μA741、LF256等，運放器件的參數(shù)可在FPGA顯示器上顯示，后果表明，該測試儀測量精度高，符合設計要求，其中表1是測量OP07結(jié)果。

5 結(jié)束語

該系統(tǒng)完成了對運放參數(shù)VIO（0～40 mV）、IIO（0～4μA）、AVD（60～120 dB）、KCMR的測量，（誤差分別為1％和±2 dB），而且還實現(xiàn)了BWC的測量和自動量程轉(zhuǎn)換功能，其中掃頻信號的步進頻率為1 kHz，電壓有效值為（2±0．1）V。系統(tǒng)通過FPGA提供鍵盤和顯示器等人機交互界面。能準確實現(xiàn)對測量方式的控制及相關(guān)信息的顯示，且增加觸摸屏控制和打印測量結(jié)果功能，具有較好的可重復性和參考性。另外，在系統(tǒng)中通過對硬件的處理，消除了因使用繼電器由環(huán)路正反饋帶來的自激效應，進一步提高了系統(tǒng)穩(wěn)定性。

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