阻抗匹配是指負(fù)載阻抗與激勵(lì)源內(nèi)部阻抗互相適配，得到最大功率輸出的一種工作狀態(tài)。高速PCB 布線時(shí)，為了防止信號的反射，要求線路的阻抗為50 Ω。這是個(gè)大約的數(shù)字，一般規(guī)定同軸電纜基帶50 Ω，頻帶75 Ω，對絞線則為100 Ω，只是取整數(shù)而已，為了匹配方便。根據(jù)具體的電路分析采用并行AC 端接，使用電阻和電容網(wǎng)絡(luò)作為端接阻抗，端接電阻R 要小于等于傳輸線阻抗Z0，電容C必須大于100 pF， 推薦使用0.1UF 的多層陶瓷電容。電容有阻低頻、通高頻的作用，因此電阻R 不是驅(qū)動(dòng)源的直流負(fù)載， 故這種端接方式無任何直流功耗。

　　串?dāng)_是指當(dāng)信號在傳輸線上傳播時(shí)， 因電磁耦合對相鄰的傳輸線產(chǎn)生不期望的電壓噪聲干擾。耦合分為容性耦合和感性耦合，過大的串?dāng)_可能引起電路的誤觸發(fā)，導(dǎo)致系統(tǒng)無法正常工作。根據(jù)串?dāng)_的一些特性， 可以歸納出幾種減小串?dāng)_的主要方法：

　　(1)加大線間距，減小平行長度，必要時(shí)采用jog 方式布線。

　　(2)高速信號線在滿足條件的情況下，加入端接匹配可以減小或消除反射，從而減小串?dāng)_。

　　(3)對于微帶傳輸線和帶狀傳輸線，將走線高度限制在高于地線平面范圍要求以內(nèi)， 可以顯著減小串?dāng)_。

　　(4)在布線空間允許的條件下，在串?dāng)_較嚴(yán)重的兩條線之間插入一條地線， 可以起到隔離的作用，從而減小串?dāng)_。

　　傳統(tǒng)的PCB 設(shè)計(jì)由于缺乏高速分析和仿真指導(dǎo)，信號的質(zhì)量無法得到保證，而且大部分問題必須等到制版測試后才能發(fā)現(xiàn)。這大大降低了設(shè)計(jì)的效率， 提高了成本， 在激烈的市場競爭下顯然是不利的。于是針對高速PCB 設(shè)計(jì)，業(yè)界人士提出了一種新的設(shè)計(jì)思路，成為“自上而下”的設(shè)計(jì)方法，經(jīng)過多方面的方針分析和優(yōu)化， 避免了絕大部分可能產(chǎn)生的問題,節(jié)省了大量的時(shí)間，確保滿足工程預(yù)算，產(chǎn)生高質(zhì)量的印制板，避免繁瑣而高耗的測試檢錯(cuò)等。

　　利用差分線傳輸數(shù)字信號就是高速數(shù)字電路中控制破壞信號完整性因素的一項(xiàng)有效措施。在印制電路板上的差分線， 等效于工作在準(zhǔn)TEM 模的差分的微波集成傳輸線對，其中，位于PCB 頂層或底層的差分線等效于耦合微帶線， 位于多層PCB 內(nèi)層的差分線，等效于寬邊耦合帶狀線。數(shù)字信號在差分線上傳輸時(shí)是奇模傳輸方式， 即正負(fù)兩路信號的相位差是180°， 而噪聲以共模的方式在一對差分線上耦合出現(xiàn)， 在接受器中正負(fù)兩路的電壓或電流相減， 從而可以獲得信號消除共模噪聲。而差分線對的低壓幅或電流驅(qū)動(dòng)輸出實(shí)現(xiàn)了高速集成低功耗的要求。

　　6 結(jié)束語

　　本文總結(jié)的一些經(jīng)驗(yàn)可以幫助高速電路PCB 設(shè)計(jì)者縮短開發(fā)周期， 避免走不必要的彎路，節(jié)省人力物力。