版圖設(shè)計人員和 CAD 工程師利用多種工具，例如 Calibre RealTime 平臺和 Calibre nmDRC Recon 早期設(shè)計 DRC 工具，來加速他們的 DRC 收斂過程，從而將其流片計劃縮短數(shù)周之多。
2025-04-13 17:33:22
862 
詳細解析DRC和DFM的區(qū)別
2022-09-14 14:56:172415 
一個完整的硬件產(chǎn)品，從設(shè)計到生產(chǎn)，需要歷經(jīng)多個環(huán)節(jié)檢驗，不止在PCB layout中，要用DRC檢查設(shè)計的基本錯誤，還需用DFM檢查PCB生產(chǎn)的工藝隱患，并且在SMT生產(chǎn)時，其實還有很多“坑
2022-11-22 16:00:321751 
性能之外，還需要考慮可制造性（DFM）和可裝配性(DFA)方面的因素。 一、DRC檢查 許多新進的PCB工程師，一般都會使用DRC檢查。DRC檢查也叫設(shè)計規(guī)則檢查，通過Checklist和Report等檢查手段，重點規(guī)避開路、短路類的重大設(shè)計缺陷，檢查的同時遵循PCB設(shè)計質(zhì)量控制流程與方法。
2022-12-01 16:59:086887 
在進行DFT Logic的設(shè)計和插入之前，DFT工程師會先使用EDA工具對原Design執(zhí)行DRC（Design Rule Checking），即設(shè)計規(guī)則檢查。
2023-09-15 14:32:172899 
在版圖設(shè)計中，常常需要花費很多的時間來clear DRC Violation，是否可以在版圖設(shè)計過程中來規(guī)避一些DRC 問題呢？比如最常見的space，area，enc 等。
2023-12-01 16:00:351006 
DRC檢查是依據(jù)自行設(shè)置的規(guī)則進行的。例如自己設(shè)置的最小間距是8mil，那么實際PCB中，出現(xiàn)小于6mil的間距就會報錯。并不是DRC有錯誤的板子就不能使用，例如絲印的錯誤不會影響電氣屬性。接下來簡單分析幾種常見的錯誤。
2019-07-04 09:10:19
剛連完線，DRC檢查報錯如下其他的不打算花時間改了，第一項的Net Antennae是什么意思，具體報錯如下PCB部分截圖如下上圖是這次畫圖，報錯，下圖是前一段時間畫的圖DRC此處沒有報錯，沒發(fā)現(xiàn)有什么問題是否有壇友知道如何解決此問題，或此問題是否有什么影響，謝謝~~~~~
2019-04-08 09:35:49
一萬多個錯誤，整個板子都綠了沒檢查DRC還是好好的，檢查完之后全綠了
2019-04-08 09:37:13
檢查DRC就剩這一個錯誤，報錯我這個VCC有錯誤，我怎么改還是報錯，請問打什么的VCC哪里錯了，怎么修正，謝謝
2019-05-15 07:35:27
版圖設(shè)計工程師-上海職位描述: 崗位職責(zé)： 1、協(xié)助設(shè)計工程師完成芯片版圖布局； 2、根據(jù)芯片的布局，設(shè)計模塊的內(nèi)部布局并完成模塊的版圖設(shè)計；3、做好DRC、LVS、LVL、GDS、NETLIST
2014-03-28 18:04:40
版圖設(shè)計工程師-上海職位描述: 崗位職責(zé)： 1、協(xié)助設(shè)計工程師完成芯片版圖布局； 2、根據(jù)芯片的布局，設(shè)計模塊的內(nèi)部布局并完成模塊的版圖設(shè)計；3、做好DRC、LVS、LVL、GDS、NETLIST
2014-03-06 15:07:57
版圖設(shè)計工程師-上海職位描述: 崗位職責(zé)： 1、協(xié)助設(shè)計工程師完成芯片版圖布局； 2、根據(jù)芯片的布局，設(shè)計模塊的內(nèi)部布局并完成模塊的版圖設(shè)計；3、做好DRC、LVS、LVL、GDS、NETLIST
2014-03-14 15:49:23
版圖設(shè)計工程師-上海職位描述: 崗位職責(zé)： 1、協(xié)助設(shè)計工程師完成芯片版圖布局； 2、根據(jù)芯片的布局，設(shè)計模塊的內(nèi)部布局并完成模塊的版圖設(shè)計；3、做好DRC、LVS、LVL、GDS、NETLIST
2014-03-18 17:14:33
我剛對PCB進行DRC檢查錯了下面兩個錯誤，請問高手們這是怎么回事？
2013-05-14 16:11:21
我用的AD16,為什么在DRC檢查時，檢查了一次之后顯示沒有錯誤，線全部連上，但是關(guān)掉重啟AD再檢查一次出現(xiàn)有地線沒有接上，這是啥情況？漢化AD是不是會出現(xiàn)一些莫名奇妙的問題
2017-09-28 09:50:44
ALLEGRO畫PCB板在約束線寬，線間距時出現(xiàn)STM32部分引腳DRC（PP）錯誤，關(guān)閉DRC PIN檢查，錯誤消失，求大神指導(dǎo)，新人剛剛學(xué)習(xí)?。?！
2018-08-14 16:57:36
使用AD進行PCB——DRC檢查時，報告未生成，軟件提示...report_drc.xsl don't exist。出現(xiàn)此種報錯的原因大致的有以下兩種：1. report_drc.xsl文件的缺失
2019-11-12 10:14:34
設(shè)計規(guī)則檢查DRC，單擊第一個子菜單DRC就會彈出DRC的對話框。如下：Checking Method 指的是要檢查的版圖的類型。Flat 表示檢查版圖中所有的圖形，對子版圖塊不檢查。（與電路圖中類似
2018-11-26 16:44:18
HyperLynx? DRC 是一款強大、快速的免費電氣設(shè)計規(guī)則檢查工具，既可 讓驗證流程自動進行，又能節(jié)省手動檢查的時間。HyperLynx DRC 提供 多種配置，可以對不易仿真的復(fù)雜設(shè)計規(guī)則進行驗證，例如用于跨越 平面分割的走線和 EMI/EMC 的規(guī)則。
2019-10-08 07:45:43
、5年以上IC Layout經(jīng)驗。有先進工藝模擬版圖經(jīng)驗者優(yōu)先； 3、能熟練使用主流IC版圖設(shè)計工具，如Virtuso、Laker等、版圖驗證工具，如Calibre， 能看懂不同F(xiàn)oundry的DRC
2015-11-18 11:10:56
職位：模擬版圖設(shè)計工程師地點：蘇州外企要求如下：1，有模擬版圖設(shè)計（IC版圖設(shè)計）3年左右經(jīng)驗，如有ADC，PLL，LDO，DCDC等經(jīng)驗更佳2，物理驗證需求：用Calibre進行DRC,LVS
2012-04-06 14:03:08
我設(shè)置沒有問題，但是我進行DRC檢查時，不能發(fā)現(xiàn)錯誤
2017-08-24 23:31:37
本期講解的是PCB設(shè)計后期處理之DRC檢查。1.DRC的檢查方法第一步，打開 Constraint Manager步驟如下：點擊constrain Manager彈出如下窗口：點擊Analysis
2017-10-26 15:00:09
已經(jīng)勾選check unconnected pins，DRC輸出log文件中并沒有檢查此項。如果需要檢查此項，還需要哪些設(shè)置。
2014-11-15 14:38:37
大神們，我新下載的candence17.4，對原理圖DRC檢查后，就不能進行第二次檢查了，求教？
2022-09-21 10:34:33
各位大神，我新下載的candence17.4，對原理圖DRC檢查后，就不能進行第二次檢查了，求教？
2022-09-21 10:31:18
大家可能都知道，我們做完原理圖認(rèn)真檢查后，我們讓軟件自己做一個DRC檢查。設(shè)置根據(jù)如下步驟操作：下面和大家一起學(xué)習(xí)這一個步驟吧！ 第一、打開軟件，選中整個dns文件，也就是工程文件。 第二
2020-09-03 17:20:27
；2. 熟悉Unix/Linux下的版圖設(shè)計工具，熟練掌握DRC、LVS、LPE等版圖驗證流程；3. 有獨立完成floor planning，Analog/RF cell-,block-
2020-06-08 18:39:26
DRC檢查時候一直報錯，見截圖怎么回事？
2019-09-27 02:09:19
AD進行行PCB DRC檢查時，軟件提示...report_drc.xsl不存在有誰懂么，跪求大神解答
2019-09-27 05:36:06
PADS VX2.3 區(qū)域DRC大家是怎么檢查的，因為軟件好像只能按照設(shè)定值最大的來檢查，這樣就導(dǎo)致在檢查BGA等會出現(xiàn)非常規(guī)設(shè)置，這樣就會有很多DRC，我想問一下大家都是如何解決這個問題的？
2023-01-17 11:14:12
AD原理圖DRC檢查提示網(wǎng)絡(luò)編號重復(fù)怎么辦
2015-01-07 20:38:07
信息中，N16615100 等幾個單根浮空的網(wǎng)絡(luò)信息已經(jīng)自動消失了，說明該部分的警告信息已經(jīng)解決。（9）接下來看看DRC的規(guī)則設(shè)置和檢查方法。點擊圖標(biāo)或者執(zhí)行PCB Design rulescheck
2020-07-06 15:09:36
如何drc檢查file:///C:\Users\Administrator\Documents\Tencent Files\1249658156\Image\Group\1GS~9{E(9TE%NSVPT$NUZI2.png這些線段是否有重合呢
2019-09-06 02:53:16
AD中如何在pcb中設(shè)置一個器件或區(qū)域不用DRC規(guī)則檢查？
2019-09-17 00:56:01
我們正在使用IMXRT1170 EVK，您能否分享和指導(dǎo)如何對 SDRAM和內(nèi)聯(lián)加密引擎進行 ECC 檢查，從而能夠讀取和寫入數(shù)據(jù)到SDRAM。
2023-03-22 07:51:58
我也來簽一個我也來簽一個
2015-10-16 13:57:54
Virtuoso5、設(shè)計規(guī)則檢查---Assura DRC6、版圖與原理圖一致性檢查--Assura LVS7、寄生參數(shù)提取--Assura RCX8、層次化管理和后防真...
2021-11-11 07:08:32
我用的是AD13，BGA封裝器件扇出后無網(wǎng)絡(luò)的焊盤自然也會扇出到一個過孔，可最后進行DRC檢查時這些扇出的無網(wǎng)絡(luò)焊盤就會報短路，請問要怎么解決？這是正?，F(xiàn)象還是規(guī)則哪里沒設(shè)置對，最后沒辦法只好在規(guī)則里將短路的規(guī)則中設(shè)置所有no net的網(wǎng)絡(luò)都可以短路，不知道這么做對不，請高手指點
2014-11-12 10:40:14
方針執(zhí)行公司經(jīng)營要求；2，部門目標(biāo)達成管理，人員配置培育管理；3，客戶對應(yīng)，對所接業(yè)務(wù)無重大MISS負責(zé)；4，適當(dāng)開展公司業(yè)務(wù)擴展的營銷，努力爭取客戶； 要求如下：5，熟悉IC行業(yè)相關(guān)業(yè)務(wù)，有IC版圖
2012-05-16 14:01:46
` 本帖最后由 tao11 于 2018-12-12 17:09 編輯
圖片顯示的DRC檢查報錯出現(xiàn)的符號，是什么意思（AD17)`
2018-12-11 15:52:47
HyperLynx? DRC PE 是一款強大、快速的電氣設(shè)計規(guī)則檢查工具，既可讓 驗證流程自動進行，又能使您以迭代方式執(zhí)行設(shè)計檢查。HyperLynx DRC PE 可執(zhí)行不易進行仿真的復(fù)雜檢查
2019-10-08 08:18:27
通過電路板版圖分析來降低抖動:大部分高速數(shù)字產(chǎn)品都使用時鐘來進行系統(tǒng)定時同步，在一個時鐘周期中必須完成一系列操作，包括一個邏輯深度內(nèi)的所有門切換時延、芯片內(nèi)部以
2009-09-29 17:25:19
0 摘要：本文通過Calibre工具在MIC總線控制器遠程模塊專用集成電路版圖中的應(yīng)用，闡述了Calibre版圖檢查工具較之通常使用的Dracula工具的諸多優(yōu)點，介紹了基于Calibre工具的DRC和LVS檢查
2010-05-14 09:08:410 如何使用 HyperLynx DRC 來查找 SERDES 設(shè)計問題
2016-01-06 14:49:360 如何使用 HyperLynx DRC 來查找 SERDES 設(shè)計問題
2016-05-24 17:12:500 版圖中DRC設(shè)計規(guī)則檢查，詳細步驟和方法，有圖說明
2016-06-08 16:28:148 Altium-Designer-6-DRC規(guī)則檢查的英漢對照表，很不錯的資料，感興趣的可以看看。
2016-09-19 16:57:480 Altium-Designer-6-DRC規(guī)則檢查的英漢對照表
2016-11-02 19:07:330 Mentor軟件的DRC檢查 接線率 未拿出器件
2016-12-17 10:06:540 將助工程師縮短先進節(jié)點IC的上市時間。Pegasus?驗證系統(tǒng)解決方案是全流程Cadence數(shù)字設(shè)計與簽核套件的新成員，可擴展至數(shù)百CPU，設(shè)計規(guī)則檢查（DRC）性能最高可提升10倍，周轉(zhuǎn)時間較上一代Cadence? 解決方案由數(shù)日降至數(shù)小時。
2017-04-14 15:42:441822 
。這對模擬和定制化IC設(shè)計工程師有著巨大影響，一方面他們要努力優(yōu)化設(shè)計達到最佳性能，同時必須確保設(shè)計版圖符合規(guī)則。 客戶挑戰(zhàn)：縮小驗證差距 定制化設(shè)計的流程一直是以反復(fù)的方式進行的繪制一部分版圖、檢查版圖的DRC、LVS及功能驗
2017-12-01 11:16:570 Altium有時候總是顯示DRC錯誤，不知道哪里出了問題，下面小編帶大家學(xué)習(xí)一下常見的DRC檢查有哪些？
2018-09-23 12:27:0034750 PADS? HyperLynx? DRC 提供功能強大的定制 PCB 設(shè)計電氣規(guī)則檢查器。不同于走線間距和線板邊緣邊界等傳統(tǒng) PCB 檢查，PADS HyperLynx DRC 包括一套完整的規(guī)則集，可用來識別出經(jīng)常導(dǎo)致 EMI 或 SI 問題的 Layout 疏漏。
2019-05-21 06:08:007520 此點播網(wǎng)絡(luò)研討會將介紹如何使用電氣設(shè)計規(guī)則檢查 (DRC) 發(fā)現(xiàn)潛在的電磁干擾 (EMI) 問題。
2019-05-17 06:32:005358 
前期為了滿足各項設(shè)計的要求，我們會設(shè)置很多約束規(guī)則，當(dāng)一個PCB單板設(shè)計完成之后，通常要進行DRC檢查。那么DRC檢查到底有哪些具體事項？
2019-05-29 14:43:3123296 
今天的布局工具繼續(xù)將越來越多的這些規(guī)則添加到他們的檢查程序中。通常，所有這些規(guī)則都在一個設(shè)計規(guī)則菜單中提供，并為了方便起見分為不同的類別。使用PCB布局工具中提供的所有設(shè)計規(guī)則檢查是確保創(chuàng)建無錯
2019-07-26 11:54:159124 layout完成后，需要對PCB進行規(guī)則檢查，選擇Tools--Quick Reports，依次檢查 shape Dynamic state，Unconnect Pins Report，Design ruler Check（DRC） Report。
2019-08-21 08:40:1711528 Create Report File 執(zhí)行完DRC之后，Altium會創(chuàng)建一個關(guān)于規(guī)則檢查的報告，對報錯信息會給出詳細的描述并會給出報錯的位置信息，方便我們設(shè)計者對報錯信息進行解讀。
2020-10-06 17:49:0010601 
雙方合作包括多個簽核域和跨庫特征提取，以加速設(shè)計收斂 簽核解決方案的創(chuàng)新能夠解決從5納米到3納米的獨特挑戰(zhàn)，以確保簽核準(zhǔn)確性，并將運行速度提高20倍、內(nèi)存消耗減少50% ECO迭代減少5倍、提高硬件
2021-01-11 18:21:152065 基于Cadence軟件DRACULA工具的DRC檢查(ups電源技術(shù)維修)-該文檔為基于Cadence軟件DRACULA工具的DRC檢查講解文檔，是一份還算不錯的參考文檔，感興趣的可以下載看看，，，，，，，，，，，，，，，，，
2021-09-27 15:25:2635 entire design：DRC檢查整個原理圖； ? Check Selection：DRC檢查選擇的部分電路； ? Use occurrences：選擇所有事件進行檢查； ? Use
2021-10-28 11:43:008161 
orcad原理圖文件怎么進行DRC的檢測？ 答：第一步，選擇原理圖的根目錄，然后執(zhí)行菜單Tools-Design Rules Check，進行設(shè)計規(guī)則的檢查，如圖3-61所示； 圖3-61 進行
2021-11-02 10:40:359909 
Virtuoso5、設(shè)計規(guī)則檢查---Assura DRC6、版圖與原理圖一致性檢查--Assura LVS7、寄生參數(shù)提取--Assura RCX8、層次化管理和后防真...
2021-11-06 17:21:010 DRC的標(biāo)記，比較繁瑣，這里可以運用Browse功能，查看所有的DRC，操作方法如下： 第一步，選中原理圖的根目錄，執(zhí)行菜單Edit→Browse功能，然后選擇DRC Marks，進行DRC標(biāo)記的查看
2021-11-09 11:14:176679 
的標(biāo)記，比較繁瑣，這里可以運用Browse功能，查看所有的DRC,操作方法如下： 第一步，選中原理圖的根目錄，執(zhí)行菜單Edit→Browse功能，然后選擇DRC Marks，進行DRC標(biāo)記的查看
2021-11-12 09:28:048281 
新思科技近日宣布與Ansys聯(lián)合開發(fā)的電壓時序簽核解決方案已獲三星采用，用以加速開發(fā)其具有理想功耗、性能和面積（PPA）的高能效比設(shè)計。
2022-04-24 15:27:021958 最近硬件工程師同行提出疑問，在硬件設(shè)計過程中l(wèi)ayout完成后有DRC檢查，已經(jīng)對設(shè)計工藝規(guī)則做了檢查，那么DFM可制造性分析還有必要嗎？今天就為大家用一篇文章說明下DRC與DFM兩者的區(qū)別
2022-11-03 13:28:581850 最近硬件工程師同行提出疑問，在硬件設(shè)計過程中l(wèi)ayout完成后有DRC檢查，已經(jīng)對設(shè)計工藝規(guī)則做了檢查，那么DFM可制造性分析還有必要嗎？今天就為大家用一篇文章 說明下DRC與DFM兩者的區(qū)別
2022-11-17 08:20:065523 ”，是無法提前預(yù)料的。 那肯定有人要問了，為什么做了DRC檢查后，還需要DFM檢查呢？ 首先，咱們來對比一下DRC和DFM的 檢查原則 其次，再列舉部分關(guān)于DFM的 檢測類目 由此可見， DFM檢查 可以在第一時間發(fā)現(xiàn)設(shè)計的缺陷或不足、工藝難點、制造風(fēng)險、設(shè)計和工藝的不匹配
2022-11-17 08:30:061185 性能之外，還需要考慮可制造性（DFM）和可裝配性(DFA)方面的因素。 ? DRC檢查 許多新進的PCB工程師，一般都會使用 DRC檢查。 DRC檢查也叫設(shè)計規(guī)則檢查，通過Checklist和Report等檢查手段，重點規(guī)避開路、短路類的重大設(shè)計缺陷，檢查的同時遵循PCB設(shè)計質(zhì)量控制流程與方法。
2022-11-24 08:15:033917 ”，是無法提前預(yù)料的。 那肯定有人要問了，為什么做了DRC檢查后，還需要DFM檢查呢？ 首先，咱們來對比一下DRC和DFM的 檢查原則 其次，再列舉部分關(guān)于DFM的 檢測類目 由此可見， DFM檢查 可以在第一時間發(fā)現(xiàn)設(shè)計的缺陷或不足、工藝難點、制造風(fēng)險、設(shè)計和工藝的不匹配
2022-12-06 08:20:101552 ”，是無法提前預(yù)料的。 那肯定有人要問了，為什么做了DRC檢查后，還需要DFM檢查呢？ 首先，咱們來對比一下DRC和DFM的 檢查原則 其次，再列舉部分關(guān)于DFM的 檢測類目 由此可見， DFM檢查 可以在第一時間發(fā)現(xiàn)設(shè)計的缺陷或不足、工藝難點、制造風(fēng)險、設(shè)計和工藝的不匹配
2022-12-13 08:15:071136 開路及短路的檢查，更加嚴(yán)格的還有差分對、阻抗線等檢查。 一、DRC檢查 1.1 DRC設(shè)置 DRC就是檢查設(shè)計是否滿足所設(shè)置的規(guī)則。需要檢查什么，其實都是和規(guī)則相對應(yīng)的，在檢查某個選項時，請注意對應(yīng)的規(guī)則是否進行勾選。 1）執(zhí)行菜單命令“設(shè)計
2023-04-04 07:40:024402 提前預(yù)料的。那肯定有人要問了，為什么做了DRC檢查后，還需要DFM檢查呢？首先，咱們來對比一下DRC和DFM的檢查原則其次，再列舉部分關(guān)于DFM的檢測類目由此可見
2022-11-18 10:08:391269 
某些DRC在Innovus里面檢查可能沒有問題，但是到了Calibre/ICV檢查可能發(fā)現(xiàn)有DRC問題。
2023-11-16 11:05:307334 電子設(shè)計自動化領(lǐng)域領(lǐng)先的供應(yīng)商 Cadence，誠邀您參加 “ 2023 Cadence 中國技術(shù)巡回研討會 - 數(shù)字設(shè)計與簽核北京專場” 。會議將集聚Cadence 的開發(fā)者與資深技術(shù)專家，與您
2023-11-16 16:30:02790 
優(yōu)勢 1 Samsung Foundry 使用 Cadence Tempus Timing Solution 和 Quantus Extraction Solution 成功實現(xiàn) SF5A 設(shè)計簽核
2023-12-04 10:15:011087 DRC的全稱為design rule check，也就是設(shè)計規(guī)則檢查。廣義上DRC會包含很多分類，只要是設(shè)計規(guī)則廣義上都可以成為DRC。
2023-12-04 13:55:164433 電子設(shè)計自動化領(lǐng)域領(lǐng)先的供應(yīng)商 Cadence，誠邀您參加 “ 2023 Cadence 中國技術(shù)巡回研討會 - 數(shù)字設(shè)計與簽核北京專場” 。會議將集聚Cadence 的開發(fā)者與資深技術(shù)專家，與您
2023-12-07 09:30:02753 
新思科技3DIC Compiler集成了3Dblox 2.0標(biāo)準(zhǔn)，可用于異構(gòu)集成和“從架構(gòu)探索到簽核”的完整解決方案。
2024-01-12 13:40:50973 
百度搜索exgraph圖執(zhí)行引擎設(shè)計重點分成三個部分：圖描述語言、圖執(zhí)行引擎、對接擴展。
2024-01-16 10:27:191225 
和Dr Peter一起學(xué)KiCad 4.8：設(shè)計規(guī)則檢查（DRC）
2024-12-25 14:55:483041 
設(shè)計規(guī)則檢查（Design Rule Check，簡稱DRC）是芯片設(shè)計中的一個關(guān)鍵步驟，旨在確保電路設(shè)計的物理布局符合制造工藝的要求?？梢园阉惐葹榻ㄖO(shè)計中的檢查流程，確保建筑圖紙中的所有尺寸
2025-03-04 14:58:491473 在芯片設(shè)計領(lǐng)域，物理驗證是保障芯片成功流片且符合制造要求的核心要素。而設(shè)計規(guī)則檢查（DRC）作為物理驗證的關(guān)鍵環(huán)節(jié)，發(fā)揮著舉足輕重的作用。DRC主要聚焦于檢查芯片版圖設(shè)計是否契合制造工藝的設(shè)計規(guī)則
2025-09-28 11:18:17696 
在半導(dǎo)體設(shè)計中，“簽核”通常被視為一個里程碑。但實際上，這涵蓋了多個具有特定目標(biāo)的獨立驗證階段。
2025-10-21 10:15:51682
電子發(fā)燒友App
工商網(wǎng)監(jiān)
評論