在多時鐘設(shè)計(jì)中可能需要進(jìn)行時鐘的切換。由于時鐘之間可能存在相位、頻率等差異，直接切換時鐘可能導(dǎo)致產(chǎn)生glitch。

2|0組合邏輯實(shí)現(xiàn)時鐘切換：

2|1HDL代碼：

2|2電路圖：

2|3波形圖：

2|4問題：

使用上述電路進(jìn)行時鐘切換會導(dǎo)致在控制信號sel附近出現(xiàn)glitch。其原因在于控制信號可以在任意時刻進(jìn)行時鐘切換，切換信號相對于兩個時鐘都是異步信號。

2|5解決方法：

使用寄存器使得控制信號僅在時鐘邊沿作用，避免在任何時鐘都為高電平是進(jìn)行時鐘切換。

3|0適用于倍頻時鐘切換的時序邏輯電路

3|1HDL代碼：

3|2電路圖：

3|3波形圖：

3|4功能：

當(dāng)切換的時鐘存在倍頻關(guān)系時，分別插入一個下降沿觸發(fā)的觸發(fā)器以確?？刂菩盘杻H在時鐘低電平時起作用。

3|5問題：

當(dāng)DFF1輸入的變化非常接近CLK1的下降沿時，可能會導(dǎo)致DFF1的亞穩(wěn)態(tài)問題；DFF0同理。

為什么可以用于倍頻時鐘之間的切換？

4|0異步時鐘切換的時序電路

4|1HDL代碼：

4|2電路圖：

4|3波形圖：

4|4功能：

通過為每個時鐘源添加一個額外級的正邊沿觸發(fā)觸發(fā)器來提供針對亞穩(wěn)態(tài)性的保護(hù)，CLK0的上升沿采樣到信號到下降沿傳遞至CLK1的正邊沿觸發(fā)器，并在CLK0下降沿后CLK1第一個上升沿之后的下降沿輸出。（不是很理解）