作者：電子工程師小李

1）鎖存器

鎖存器（latch）是電平觸發(fā)的存儲單元，數(shù)據(jù)存儲的動作取決于輸入時(shí)鐘（或者使能）信號的電平值，僅當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出才會隨著數(shù)據(jù)輸入發(fā)生變化。

簡單地說，鎖存器有兩個(gè)輸入，一個(gè)是有效信號EN，一個(gè)是輸入數(shù)據(jù)信號DATA_IN，有一個(gè)輸出Q，它的功能就是在EN有效的時(shí)候把DATA_IN的值傳給Q，也就是鎖存的過程。

2）觸發(fā)器

觸發(fā)器（Flip-Flop，簡寫為FF）也叫雙穩(wěn)態(tài)門，又稱雙穩(wěn)態(tài)觸發(fā)器，是一種可以在兩種狀態(tài)下運(yùn)行的數(shù)字邏輯電路。觸發(fā)器一直保持它們的狀態(tài)，直到它們收到輸入脈沖，又稱為觸發(fā)。當(dāng)收到輸入脈沖時(shí)，觸發(fā)器輸出就會根據(jù)規(guī)則改變狀態(tài)，然后保持這種狀態(tài)直到收到下一個(gè)觸發(fā)。觸發(fā)器對脈沖邊沿敏感，其狀態(tài)只在時(shí)鐘脈沖的上升沿或下降沿的瞬間改變。

3）鎖存器與觸發(fā)器的區(qū)別

鎖存器和觸發(fā)器是具有記憶功能的二進(jìn)制存儲器件，是組成各種時(shí)序邏輯電路的基本器件之一。其區(qū)別在于，latch同其所有的輸入信號相關(guān)，當(dāng)輸入信號變化時(shí)latch就變化，沒有時(shí)鐘端；flip-flop受時(shí)鐘控制，只有在時(shí)鐘觸發(fā)時(shí)才采樣當(dāng)前的輸入，產(chǎn)生輸出。當(dāng)然，因?yàn)閘atch和flip-flop都是時(shí)序邏輯，所以輸出不但同當(dāng)前的輸入相關(guān)還同上一時(shí)間的輸出相關(guān)。

（1）latch由電平觸發(fā)，非同步控制。在使能信號有效時(shí)latch相當(dāng)于通路，在使能信號無效時(shí)latch保持輸出狀態(tài)。DFF由時(shí)鐘沿觸發(fā)，同步控制。

（2）latch對輸入電平敏感，受布線延遲影響較大，很難保證輸出沒有毛刺產(chǎn)生，而DFF則不易產(chǎn)生毛刺。

（3）如果使用門電路來搭建latch和DFF，則latch消耗的門資源比DFF要少，這是latch比DFF優(yōu)越的地方。所以，在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因?yàn)镕PGA中沒有標(biāo)準(zhǔn)的latch單元，但有DFF單元，一個(gè)LATCH需要多個(gè)LE才能實(shí)現(xiàn)。latch是電平觸發(fā)，相當(dāng)于有一個(gè)使能端，且在激活之后（在使能電平有效的時(shí)候）隨輸入而變化。在非使能狀態(tài)下latch保持原來的信號，這就可以看出其和flip-flop的差別，其實(shí)很多時(shí)候latch是不能代替FF的。

（4）latch將靜態(tài)時(shí)序分析變得極為復(fù)雜。

一般的設(shè)計(jì)規(guī)則是在絕大多數(shù)設(shè)計(jì)中避免產(chǎn)生latch。latch會讓設(shè)計(jì)的時(shí)序混亂，并且它的隱蔽性很強(qiáng)，很難檢查。latch最大的危害在于不能過濾毛刺，這對于下一級電路是極其危險(xiǎn)的。所以，只要能用D觸發(fā)器的地方，就不用latch。

有些地方?jīng)]有時(shí)鐘，也只能用latch了。比如現(xiàn)在將一個(gè)clk接到latch的使能端（假設(shè)是高電平使能），這樣需要的setup時(shí)間，就是數(shù)據(jù)在時(shí)鐘的下降沿之前需要的時(shí)間，但是如果是一個(gè)DFF，那么setup時(shí)間就是在時(shí)鐘的上升沿需要的時(shí)間。這就說明如果數(shù)據(jù)晚于控制信號的情況下，只能用latch，這種情況就是，前面所提到的latch timing borrow?；旧舷喈?dāng)于借了一個(gè)高電平時(shí)間。也就是說，latch借的時(shí)間也是有限的。

編輯：hfy