當前，人工智能正以前所未有的深度重塑半導(dǎo)體產(chǎn)業(yè)鏈的核心環(huán)節(jié)，而作為芯片設(shè)計的“引擎”，EDA（電子設(shè)計自動化）領(lǐng)域正經(jīng)歷著從傳統(tǒng)規(guī)則驅(qū)動向數(shù)據(jù)智能驅(qū)動的范式遷移。主流 EDA 廠商紛紛加大 AI 工具研發(fā)的投入，通過引入 AI 技術(shù)賦能 EDA 工具，助力芯片設(shè)計，這場由 AI 引發(fā)的技術(shù)變革，不僅在重構(gòu)芯片設(shè)計的效率邊界，更在重新定義 EDA 工具的核心競爭力。

在日前舉行的 CadenceLIVE 中國用戶大會上，Cadence 全球研發(fā)副總裁兼三維集成電路設(shè)計分析事業(yè)部總經(jīng)理 Ben Gu（顧鑫），圍繞 AI 時代算力需求催生 EDA 領(lǐng)域的變革，分享了 Cadence 在 3D-IC 以及 AI 領(lǐng)域的創(chuàng)新實踐。

AI 推動 EDA 工具進化

近年來， AI 引發(fā)的算力革命，在對人們的工作和生活產(chǎn)生影響的同時，也為半導(dǎo)體行業(yè)帶來機遇和挑戰(zhàn)。IDC 的研究數(shù)據(jù)顯示，由于 AI 的驅(qū)動，2030 年半導(dǎo)體市場規(guī)模將突破 1 萬億美元。

AI 不僅驅(qū)動了芯片設(shè)計的進步，在算力需求下，也讓芯片設(shè)計變得更加復(fù)雜。更多的晶體管堆疊，更復(fù)雜的 3D 集成電路系統(tǒng)，以及領(lǐng)先的晶圓代工廠推動更先進的工藝節(jié)點和制造方案等，都對芯片設(shè)計系統(tǒng)帶來巨大的挑戰(zhàn)。

在 Ben 看來，過去二三十年 EDA 行業(yè)發(fā)展迅速的重要的原因之一在于受到摩爾定律驅(qū)動，而 AI 對于推動芯片設(shè)計流程的重塑將具有同樣的效能。新的 EDA 工具用來發(fā)展新一代的 AI 芯片，提升新一代的 AI 性能。同樣，新的 AI 技術(shù)也會被用于發(fā)展下一代的 EDA 技術(shù)提升 EDA 的性能。如此往復(fù)，推動整個行業(yè)健康加速向前發(fā)展。

“據(jù)我們統(tǒng)計，2025 年，已經(jīng)有超過一半的客戶在使用 Cadence 提供的不同形式的 AI 工具來進行芯片設(shè)計。預(yù)計到 2030 年，AI 在芯片設(shè)計流程中的占比將超過 80%，從而使整個設(shè)計流程大幅自動化。其中，AI 智能體將發(fā)揮重要作用。未來兩三年，除了為客戶提供 EDA 工具，我們更希望能夠提供 EDA 的 AI 智能體?！?Ben 表示。

應(yīng)對算力挑戰(zhàn)的 3D-IC

人工智能的發(fā)展，特別大型神經(jīng)網(wǎng)絡(luò)模型的訓(xùn)練和推理，對算力提出極高要求。傳統(tǒng)的二維集成電路（2DIC），逐漸顯現(xiàn)出局限性，面臨 “內(nèi)存墻”“互連瓶頸” 和 “散熱極限” 等多重阻力，無法滿足人工智能對高密度計算與高帶寬內(nèi)存的緊耦合要求。

因此，3D-IC 成為行業(yè)在應(yīng)對 AI 時代算力挑戰(zhàn)時的突破方向，通過 2.5D、3D 或 3.5D 的堆疊來進一步提高芯片算力和芯片之間的帶寬。比如，臺積電一直在積極推進 CoWoS 等堆疊技術(shù)的創(chuàng)新演進。而其下一代系統(tǒng)級芯片封裝技術(shù) SoW-X（System-On-Wafer），通過在 Wafer 上集成數(shù)十個芯片，實現(xiàn) RDL 互聯(lián)，將能夠非常顯著地提升整體芯片算力。

在 Ben 看來，3D-IC 將成為未來五到十年非常熱門的話題并帶來革命性的創(chuàng)新。同時，由于系統(tǒng)的復(fù)雜性，比如多個芯片堆疊在極小的芯片上將產(chǎn)生巨大功耗等，也為 3D-IC 設(shè)計帶來更多挑戰(zhàn)。為了讓 3D-IC 的設(shè)計符合需求，需要解決包括散熱、時序（Timing）、壓降分析（IR drop）等一系列問題。

據(jù) Ben 介紹，今年 3 月，Cadence 將與 3D-IC 相關(guān)的設(shè)計分析產(chǎn)品重新組合在一起，成立了全新的事業(yè)部 HDA（Heterogeneous Design Analysis），通過三個層面的創(chuàng)新工作，應(yīng)對 3D-IC 所帶來的高速發(fā)展機遇和挑戰(zhàn)。

HDA 通過集成各種 3D-IC 需要的分析工具（電、磁、熱、力等），并與 Cadence 的設(shè)計平臺整合在一起。此外，我們還計劃將所有分析產(chǎn)品都移植到 GPU 上，實現(xiàn)大規(guī)模的性能加速，進而訓(xùn)練 AI 模型實現(xiàn)進一步加速，幫助設(shè)計工程師可以用 AI 模型來探索設(shè)計空間并得到最優(yōu)化的設(shè)計結(jié)果。

IntegrityTM：助力 3D-IC 設(shè)計

在產(chǎn)品側(cè)，為應(yīng)對 3D-IC 設(shè)計所帶來的挑戰(zhàn)，2021 年，Cadence 推出 IntegrityTM3D-IC 設(shè)計平臺，通過集成統(tǒng)一的操作界面和數(shù)據(jù)庫，將所有與 3D-IC 相關(guān)的設(shè)計數(shù)據(jù)（包括 routing、placement 等）融合在一起，為客戶提供一站式 EDA 工具服務(wù)。

IntegrityTM不僅同 Cadence 領(lǐng)先的數(shù)字和模擬領(lǐng)域的工具 Innovus 和 Virtuoso 緊密結(jié)合，還能與 Cadence 的各種分析工具，尤其是多物理場仿真分析工具結(jié)合進行系統(tǒng)分析，從而優(yōu)化設(shè)計。

據(jù) Ben 介紹，過去幾年，Cadence 持續(xù)投入提升 IntegritiyTM的性能和兼容能力，目前已實現(xiàn)和主要的晶圓廠伙伴及封測廠商的緊密合作，且已被所有的行業(yè)頭部客戶采用，包括領(lǐng)先的 AI 廠商和服務(wù)器廠商。

3D-IC 通過堆疊多層芯片實現(xiàn)高密度集成，但不同芯片因功能、工藝、尺寸差異大，且堆疊方式（如 TSV 位置、RDL 布線、散熱路徑等）會直接影響整體性能。因此，IntegrityTM3D-IC中的 System Planner（系統(tǒng)規(guī)劃器）便十分重要，能夠在芯片設(shè)計初始階段提供對整個系統(tǒng)的全局規(guī)劃，從而得到最佳的系統(tǒng)表現(xiàn)。同時，IntegrityTM3D-IC 平臺支持 Cadence 自研布線技術(shù)，能夠?qū)崿F(xiàn)芯片間復(fù)雜線路的連接，考慮到先進封裝存在各種復(fù)雜布線需求，IntegrityTM3D-IC 還支持自動布線和自動分組。

此外，針對 Cadence 的多物理場仿真解決方案，IntegrityTM3D-IC 能夠?qū)崿F(xiàn)這些工具在芯片中的內(nèi)置和深度聯(lián)動，幫助客戶驗證結(jié)果并優(yōu)化設(shè)計。

Voltus：全新升級

Voltus 是 Cadence 推出的一款電源完整性分析工具，已有 11 年歷史。據(jù) Ben 介紹，今年 Cadence 計劃推出新一代 Voltus 產(chǎn)品——Voltus Infinity，大幅提升 Voltus 內(nèi)部算法，包括針對GPU加速的XD（neXt generationDynamic）、針對廣泛仿真分析覆蓋度的算法XC（eXtremeCoverage），以及針對可用性分析和調(diào)試的XU（neXt generationUser interface）等三項關(guān)鍵技術(shù)。

據(jù)了解，Voltus-XD 將 Wafer 中所有的 IR drop（壓降分析）仿真引擎從 CPU 遷移到 GPU，通過采用 Voltus 的 GPU 分析引擎實現(xiàn)加速，從而大幅縮短模擬時間。

今年 5 月，Cadence 推出了超級計算機——Millennium M2000，將 NVIDIA GPU 技術(shù)與 Cadence 的全套計算軟件及 AI 功能相結(jié)合（包括 XD 技術(shù)），與傳統(tǒng) CPU 集群需要兩周的時間相比，工程師現(xiàn)可在一天內(nèi)完成芯片級電源完整性模擬。

在提升仿真分析覆蓋度方面，過去因為仿真性能受限等原因，通常芯片設(shè)計在進行 Voltus 和 IR drop 仿真時，只能覆蓋 20 個或 100 個時鐘周期（Cycle）以及芯片的少部分應(yīng)用。而升級后的仿真引擎 Voltus-XC，可以將時鐘周期提升至百萬級別，使得芯片設(shè)計廠商能夠進行更充分的驗證，從而降低芯片設(shè)計風(fēng)險，讓簽核（Sign Off）環(huán)節(jié)更加有保證。

在可用性以及可調(diào)試性方面，Voltus-XU 采用了新一代的用戶界面，同時引入了 AI 助手（集成Cadence 大語言模型和 JedAI），便于用自然語言同 EDA 圖形界面互動，debug、查詢設(shè)計結(jié)果。

AI 賦能多物理場仿真

相比傳統(tǒng) 2D 芯片，3D-IC 的優(yōu)勢是“縮小面積、提升性能、降低功耗”，但堆疊結(jié)構(gòu)也直接帶來了大規(guī)?；ヂ?lián)產(chǎn)生的散熱和“機械失效”（Mechanical Failure）等方面的新問題。

在 Cadence 的 EDA 工具生態(tài)中，Thermal/Mechanical（熱學(xué) / 機械應(yīng)力分析工具） 是其 “多物理場解決方案（Multiphysics Solution）” 的重要組成部分。

Ben Gu 表示，準確的 Thermal 仿真對 3D-IC 設(shè)計至關(guān)重要，Cadence 的 Celsius Thermal Solver 自2019 年面世以來，經(jīng)過多年打磨已完全能夠應(yīng)對3D-IC 的設(shè)計挑戰(zhàn)。Celsius 能夠同 Innovus、Voltus 有非常緊密地結(jié)合，從 Voltus 取得 Power 的數(shù)據(jù)后進行仿真分析，再將結(jié)果反饋給Voltus得到更準確的IR drop結(jié)果。目前，Celsius 3D-IC 方案已經(jīng)被多家頭部客戶采用。

而為應(yīng)對機械失效等方面的挑戰(zhàn)，據(jù) Ben 介紹，Cadence 即將推出 Tenacity Stress Solver。為應(yīng)對 3D-IC 多達數(shù)百萬個凸塊（bump）所帶來的復(fù)雜應(yīng)力（stress） 分析問題，Tenacity 能夠提供層級化的解決方案（Hierarchical solution），借助于 AI 和 GPU 的技術(shù)加速，在不犧牲精度的情況下，提供快速的仿真解決方案。

此外，針對常規(guī) 3D-IC 仿真較為耗時等問題，Cadence 還即將推出 Celerity AI 加速解決方案，加快設(shè)計流程提升設(shè)計表現(xiàn)。Celerity 可以通過Cadence 內(nèi)部生成的大量設(shè)計數(shù)據(jù)訓(xùn)練仿真大模型，再交由客戶微調(diào)優(yōu)化，最終用神經(jīng)網(wǎng)絡(luò)替代傳統(tǒng)仿真流程，提升芯片設(shè)計效率。

結(jié)語

從 Cadence 在 AI 時代的 EDA 創(chuàng)新實踐中，能夠清晰地看到 AI 正從 “輔助工具” 升級為驅(qū)動 EDA 工具研發(fā)與芯片設(shè)計變革的“核心引擎”。

在領(lǐng)先的 EDA 廠商積極創(chuàng)新探索下，由 AI 賦能的 EDA 工具正助力芯片設(shè)計實現(xiàn)“降維破局”。未來，隨著 EDA AI 智能體的進一步落地、多物理場仿真與 AI 的進一步融合，EDA 工具將從 “自動化” 邁向 “自主化”，不僅能幫助芯片設(shè)計團隊更高效地突破先進工藝與復(fù)雜集成的技術(shù)壁壘，更將持續(xù)夯實 AI 芯片創(chuàng)新的底層根基，最終推動半導(dǎo)體行業(yè)在算力革命中實現(xiàn)更具想象力的突破。