CDCLVD110A時鐘驅動器分配一對差分LVDS時鐘輸入 （CLK0 或 CLK1）到 10 對差分時鐘輸出（Q0 至 Q9），最小偏移 時鐘分配。該CDCLVD110A專門設計用于驅動 50 Ω變速箱 線。

當控制使能為高電平 （EN = 1） 時，10 個差分輸出可編程 每個輸出都可以根據(jù)加載到移位寄存器的前10位單獨使能或禁用
（3態(tài)）。一旦換班 寄存器加載時，最后一位選擇 CLK0 或 CLK1 作為時鐘輸入。但是，當 EN = 0，輸出不可編程，所有輸出都已啟用。
*附件：cdclvd110a.pdf

該CDCLVD110A具有改進的啟動電路，可最大限度地減少交流和交流 直流耦合系統(tǒng)。

該CDCLVD110A的工作溫度范圍為 –40°C 至 85°C。

特性

• 低輸出偏斜 <30 ps（典型值），適用于時鐘分配應用
• 將一個差分時鐘輸入分配給10個LVDS差分時鐘輸出
• VCC范圍：2.5 V ±5%
• 高達 1.1 GHz 的典型信令速率能力
• 可配置寄存器 （SI/CK） 單獨啟用禁用輸出、可選 CLK0、CLK0 或 CLK1、CLK1 輸入
• 全軌到軌共模輸入范圍
• 接收器輸入閾值：±100 mV
• 采用 32 引腳 LQFP 和 VQFN 封裝
• V的故障安全I/O引腳 DD = 0 V（斷電）

參數(shù)

方框圖

?1. 產(chǎn)品概述?
CDCLVD110A是德州儀器(TI)推出的可編程低壓1:10 LVDS時鐘驅動器，專為低抖動、高精度時鐘分配設計。核心功能包括：

• 將1對差分LVDS時鐘輸入（CLK0或CLK1）分配至10對差分輸出（Q0-Q9）
• 典型輸出偏斜<30 ps，支持最高1.1 GHz信號速率
• 工作電壓范圍：2.5V ±5%，工作溫度-40°C至85°C

?2. 關鍵特性?

• ?低抖動性能?：典型附加相位抖動281 fs（30.72MHz）和111 fs（125MHz）
• ?可編程控制?：通過串行接口(SI/CK)獨立啟用/禁用輸出，支持輸入時鐘選擇
• ?封裝選項?：32引腳LQFP（7x7mm）和VQFN（5x5mm）封裝
• ?失效保護?：支持VDD=0V時的I/O引腳安全模式

?3. 應用場景?

• 工業(yè)/通信設備的時鐘樹分配
• FPGA、ASIC和多PHY器件的時鐘同步
• 示例：156.25MHz LVDS時鐘通過CDCLVD110A驅動PHY、FPGA等負載（見文檔圖14）

?4. 技術細節(jié)?

• ?輸入兼容性?：支持LVDS/LVPECL/LVCMOS輸入，需匹配終端電阻（如LVDS需100Ω）
• ?輸出配置?：支持AC/DC耦合，未用輸出可懸空
• ?控制邏輯?：
  • ? 標準模式(EN=0) ?：所有輸出啟用，通過SI選擇CLK0/CLK1
  • ? 編程模式(EN=1) ?：11位移位寄存器控制輸出使能及輸入選擇

?5. 設計建議?

• ?電源濾波?：推薦0.1μF去耦電容就近放置，可選鐵氧體磁珠隔離高頻噪聲
• ?散熱管理?：VQFN封裝需通過散熱焊盤連接PCB地平面（文檔圖18）
• ?布局規(guī)范?：LVDS走線需保持對稱，終端電阻靠近接收端