CDCLVD110A可編程低壓1:10 LVDS時鐘驅(qū)動器詳解

在電子設(shè)計領(lǐng)域，時鐘驅(qū)動器的性能對整個系統(tǒng)的穩(wěn)定性和效率起著關(guān)鍵作用。今天我們要深入了解的是德州儀器（Texas Instruments）的CDCLVD110A可編程低壓1:10 LVDS時鐘驅(qū)動器，它在眾多應(yīng)用場景中展現(xiàn)出了卓越的性能。

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一、產(chǎn)品概述

CDCLVD110A主要用于將一對差分LVDS時鐘輸入（CLK0或CLK1）分配到10對差分時鐘輸出（Q0 - Q9），且在時鐘分配過程中具有極小的偏斜。該器件專為驅(qū)動50Ω傳輸線而設(shè)計，適用于通用工業(yè)、通信和消費(fèi)類等多種應(yīng)用場景。

二、產(chǎn)品特性亮點

低輸出偏斜

典型輸出偏斜小于30ps，這一特性在對時鐘同步要求極高的應(yīng)用中至關(guān)重要，能有效確保信號的準(zhǔn)確傳輸和處理，減少因時鐘偏斜帶來的誤差。

高信號速率

具備高達(dá)1.1GHz的典型信號速率能力，可滿足高速數(shù)據(jù)傳輸和處理的需求，適用于高速通信、數(shù)據(jù)中心等領(lǐng)域。

可配置寄存器

通過可配置寄存器（SI/CK），能夠單獨(dú)啟用或禁用輸出，并可選擇CLK0或CLK1作為輸入時鐘，為設(shè)計提供了極大的靈活性。

寬電源范圍

(V_{CC})范圍為2.5V ±5%，能適應(yīng)不同的電源環(huán)境，增強(qiáng)了產(chǎn)品的通用性和穩(wěn)定性。

全擺幅共模輸入范圍

支持全擺幅共模輸入范圍，接收器輸入閾值為±100mV，可有效提高信號的抗干擾能力。

多種封裝形式

提供32引腳的LQFP和VQFN封裝，方便工程師根據(jù)不同的應(yīng)用需求和電路板布局進(jìn)行選擇。

故障保護(hù)功能

具備故障保護(hù)I/O引腳，當(dāng)(V_{DD}=0V)（電源關(guān)閉）時，能確保輸入和輸出引腳的安全，提高系統(tǒng)的可靠性。

三、產(chǎn)品規(guī)格參數(shù)

絕對最大額定值

• 電源電壓(V_{DD})：-0.3V至2.8V。
• 輸入電壓(V{I})和輸出電壓(V{O})：-0.2V至(V_{DD}+0.2V)。
• 存儲溫度(T_{stg})：-65°C至150°C。

ESD額定值

• 人體模型（HBM）：2000V。
• 充電器件模型（CDM）：1000V。

推薦工作條件

• 電源電壓(V_{DD})：2.375V至2.625V。
• 接收器共模輸入電壓(V{IC})：(0.5 × |V{ID}| ≤ V{IC} ≤ V{DD} – 0.5 × |V_{ID}|)。
• 工作環(huán)境溫度(T_{A})：-40°C至85°C。

電氣特性

• 驅(qū)動器特性：差分輸出電壓(|V{OD}|)為250 - 600mV，偏移電壓(V{OS})為0.95 - 1.45V等。
• 接收器特性：輸入閾值高(V{IDH})為100mV，輸入閾值低(V{IDL})為 - 100mV等。
• 電源電流特性：滿載且無負(fù)載時，電源電流(I_{DD})在不同頻率下有不同取值，如100MHz時為100 - 110mA，800MHz時為150 - 160mA等。

開關(guān)特性

• 傳播延遲(t{PLH})和(t{PHL})典型值為2ns，最大值為3ns。
• 占空比(t_{duty})：45% - 55%。
• 輸出偏斜(t_{sk(o)})典型值為30ps。

抖動特性

在特定測試條件下，從12kHz到5MHz，(f{out}=30.72MHz)時，附加相位抖動(t{jitterLVDS})典型值為281fs rms；從12kHz到20MHz，(f_{out}=125MHz)時，典型值為111fs rms。

四、引腳配置與功能

CDCLVD110A采用32引腳的LQFP或VQFN封裝，各引腳功能如下：

• 時鐘輸入引腳：CLK0、CLK0、CLK1、CLK1為LVDS差分輸入引腳。
• 控制引腳：CK為控制寄存器輸入時鐘，SI為控制寄存器串行輸入/CLK選擇，EN為控制使能。
• 輸出引腳：Q[9:0]和Q[9:0]為時鐘輸出引腳，提供低偏斜的時鐘信號。
• 電源和地引腳：(V{DD})為電源引腳，(V{SS})為接地引腳。

五、工作模式與編程

工作模式

• 可編程模式（EN = 1）：通過11位移位寄存器和11位控制寄存器實現(xiàn)對輸出的單獨(dú)控制和輸入時鐘的選擇。移位寄存器加載11個時鐘脈沖后，第12個時鐘脈沖加載控制寄存器。
• 標(biāo)準(zhǔn)模式（EN = 0）：此時器件不可編程，所有時鐘輸出均啟用，輸入時鐘（CLK0或CLK1）由SI引腳選擇。

編程示例

在可編程模式下，SI引腳的第0位控制Q9 - Q9輸出對，第9位控制Q0 - Q0輸出對，第10位選擇CLK0或CLK1作為輸入時鐘（0選CLK0，1選CLK1）。若要重新配置控制寄存器，需在CK引腳施加時鐘脈沖并將EN置低以復(fù)位狀態(tài)機(jī)。

六、應(yīng)用與設(shè)計要點

典型應(yīng)用

以線路卡應(yīng)用為例，CDCLVD110A可選擇兩個輸入：來自背板的156.25MHz LVDS時鐘或2.5V的156.25MHz LVCMOS振蕩器。通過AC耦合和集成參考電壓發(fā)生器對LVDS時鐘進(jìn)行處理，使用電阻分壓器為LVCMOS時鐘設(shè)置正確的閾值電壓，0.1μF的電容用于降低(V_{AC_REF})和SECREF_N上的噪聲。該配置可將輸入信號扇出到所需設(shè)備，如PHY、ASIC、FPGA和CPU等。

設(shè)計要點

• 輸入和輸出端接：LVDS接收器輸入需要100Ω的端接電阻，且應(yīng)盡可能靠近輸入引腳放置。CDCLVD110A的輸入可與LVDS、LVPECL或LVCMOS驅(qū)動器接口，根據(jù)不同的驅(qū)動器類型選擇合適的耦合方式（AC或DC）。未使用的輸出可以懸空。
• 電源濾波：高性能時鐘緩沖器對電源噪聲敏感，因此需要使用濾波電容消除電源的低頻噪聲，使用旁路電容為高頻噪聲提供低阻抗路徑。旁路電容應(yīng)靠近電源引腳放置，并采用短回路布局以減小電感。建議每一個電源引腳都添加一個0.1μF的高頻旁路電容，還可在板級電源和芯片電源之間插入鐵氧體磁珠以隔離高頻開關(guān)噪聲。
• 布局設(shè)計：由于CDCLVD110A的功耗可能較高，需要注意熱管理。器件封裝的裸露焊盤是主要的散熱通道，應(yīng)將其焊接到PCB上，并在封裝的焊盤區(qū)域內(nèi)設(shè)計包含多個過孔的熱焊盤圖案，以確保良好的散熱效果。同時，要確保最大結(jié)溫不超過規(guī)定值，可通過(Psi_{JB})和測量的板級溫度來計算結(jié)溫。

七、總結(jié)

CDCLVD110A可編程低壓1:10 LVDS時鐘驅(qū)動器憑借其低輸出偏斜、高信號速率、可配置性等特性，在通用工業(yè)、通信和消費(fèi)類等眾多領(lǐng)域具有廣泛的應(yīng)用前景。在實際設(shè)計中，工程師需要充分考慮其規(guī)格參數(shù)、引腳功能、工作模式和應(yīng)用要點，以確保系統(tǒng)的穩(wěn)定性和可靠性。大家在使用CDCLVD110A的過程中，有沒有遇到過什么特別的問題或者有獨(dú)特的設(shè)計經(jīng)驗?zāi)兀繗g迎在評論區(qū)分享交流。