CDCE706是當(dāng)今最小、功能最強(qiáng)大的PLL合成器/乘法器/分頻器之一。盡管它的物理輪廓很小，但CDCE706非常靈活。它能夠從給定的輸入頻率產(chǎn)生幾乎獨(dú)立的輸出頻率。

輸入頻率可以來自LVCMOS、差分輸入時鐘或單晶?？梢酝ㄟ^SMBus數(shù)據(jù)接口控制器選擇合適的輸入波形。

為了實(shí)現(xiàn)獨(dú)立的輸出頻率，每個PLL的基準(zhǔn)分壓器M和反饋分壓器N可以設(shè)置為M分頻器的1至511，N分頻器的值為1至4095。PLL-VCO（壓控振蕩器）頻率被路由到自由可編程輸出開關(guān)矩陣，到六個輸出中的任何一個。開關(guān)矩陣包括一個額外的7位后分頻器（1至127）和每個輸出的反相邏輯。
*附件：cdce706.pdf

較深的M/N分頻比允許從任何基準(zhǔn)輸入頻率（例如，27 MHz）生成零ppm時鐘。

該CDCE706包括三個 PLL，其中一個支持 SSC（擴(kuò)頻時鐘）。PLL1、PLL2 和 PLL3 設(shè)計用于高達(dá) 300 MHz 的頻率，并針對具有寬分頻因子的零 ppm 應(yīng)用進(jìn)行了優(yōu)化。

PLL2還支持中心擴(kuò)頻和下擴(kuò)頻時鐘（SSC）。這是減少電磁干擾的常用技術(shù)。此外，壓擺率可控 （SRC） 輸出邊沿可最大限度地降低 EMI 噪聲。

根據(jù)PLL頻率和分頻器設(shè)置，內(nèi)部環(huán)路濾波器組件將自動調(diào)整，以實(shí)現(xiàn)PLL的高穩(wěn)定性和優(yōu)化的抖動傳輸特性。

該器件支持非易失性EEPROM編程，便于定制應(yīng)用。它采用出廠默認(rèn)配置進(jìn)行預(yù)編程（見圖 13），可以在進(jìn)入 PCB 之前重新編程為不同的應(yīng)用配置，或通過系統(tǒng)內(nèi)編程重新編程。通過串行 SMBus 接口對不同的設(shè)備設(shè)置進(jìn)行編程。

兩個自由可編程輸入 S0 和 S1 可用于控制每個應(yīng)用要求最苛刻的邏輯控制設(shè)置（輸出禁用至低電平、輸出 3 態(tài)、斷電、PLL 旁路等）。

CDCE706有三個電源引腳，V CC ， VCCOUT1和 V CCOUT2 .VCC是設(shè)備的電源。它采用 3.3V 單電源電壓供電。VCCOUT1和 VCCOUT2是輸出的電源引腳。VCCOUT1為輸出 Y0、Y1 和 V 供電CCOUT2提供輸出 Y2、Y3、Y4 和 Y5。兩種輸出電源的電壓均為 2.3 V 至 3.6 V。在輸出電壓低于3.3 V時，輸出驅(qū)動電流受到限制。

該CDCE706的特點(diǎn)是在 -40°C 至 85°C 范圍內(nèi)工作。

特性

• 基于高性能 3：6 PLL 的時鐘合成器/乘法器/分頻器
• 用戶可編程PLL頻率
• EEPROM編程，無需施加高編程電壓
• 通過SMBus數(shù)據(jù)接口輕松進(jìn)行在線編程
• 寬 PLL 分壓比允許 0 ppm 輸出時鐘誤差
• 時鐘輸入接受晶體或單端LVCMOS或差分輸入信號
• 接受 8 MHz 至 54 MHz 的晶體頻率
• 接受高達(dá) 200 MHz 的 LVCMOS 或差分輸入頻率
• 兩個可編程控制輸入 [S0/S1、A0/A1]，用于用戶定義的控制信號
• 六個LVCMOS輸出，輸出頻率高達(dá)300 MHz
• LVCMOS 輸出可針對互補(bǔ)信號進(jìn)行編程
• 通過可編程輸出開關(guān)矩陣 [6x6] 自由選擇輸出頻率，包括每個輸出的 7 位后分頻器
• 集成 PLL 回路濾波器組件
• 低周期抖動（典型值 60 ps）
• 具有用于降低系統(tǒng) EMI 的擴(kuò)頻時鐘 （SSC） 功能
• 可編程輸出壓擺率控制 （SRC），用于降低系統(tǒng) EMI
• 3.3V 器件電源
• 工業(yè)溫度范圍 -40°C 至 85°C
• 用于輕松進(jìn)行 PLL 設(shè)計和編程的開發(fā)和編程套件 （TI Pro-Clock?）
• 采用 20 引腳 TSSOP 封裝

參數(shù)

?1. 產(chǎn)品概述?
CDCE706是德州儀器（TI）推出的高性能3-PLL時鐘合成器/乘法器/分頻器，具有以下核心特性：

• ?靈活編程?：支持通過SMBus接口進(jìn)行電路內(nèi)編程，無需高壓編程電壓，內(nèi)置EEPROM存儲配置。
• ?多輸入支持?：兼容晶體（8 MHz至54 MHz）、單端LVCMOS或差分輸入信號（最高200 MHz）。
• ?輸出能力?：6路LVCMOS輸出（最高300 MHz），可編程為互補(bǔ)信號，支持可調(diào)輸出擺率控制（SRC）以降低EMI。
• ?低抖動性能?：典型周期抖動60 ps，支持?jǐn)U頻時鐘（SSC）功能進(jìn)一步降低系統(tǒng)EMI。
• ?寬工作范圍?：3.3 V供電，工業(yè)級溫度范圍（-40°C至85°C），20引腳TSSOP封裝。

?2. 關(guān)鍵功能模塊?

• ?PLL架構(gòu)?：集成3個獨(dú)立PLL，支持寬分頻比（M:1-511，N:1-4095），實(shí)現(xiàn)零ppm時鐘誤差。
  • PLL2支持?jǐn)U頻時鐘（SSC），可選中心/下擴(kuò)頻模式。
• ?輸出矩陣?：6×6可編程開關(guān)矩陣，每路輸出含7位后分頻器（1-127）和反相邏輯。
• ?控制接口?：
  • 2個可編程控制輸入（S0/S1或A0/A1），支持用戶自定義功能（如電源管理、輸出使能）。
  • SMBus接口（兼容I2C）實(shí)現(xiàn)寄存器配置，支持字節(jié)/塊讀寫操作。

?3. 電氣特性?

• ?電源管理?：
  • 工作電流：典型90 mA（全輸出激活時），待機(jī)電流50 μA。
  • 輸出電源獨(dú)立（VCCOUT1/2：2.3 V至3.6 V），支持低電壓驅(qū)動。
• ?時序性能?：
  • 輸出延遲：3.3 V模式下典型1.7 ns，2.5 V模式下2.2 ns。
  • 周期抖動：50 MHz輸出時典型60 ps（單PLL）。

?4. 應(yīng)用設(shè)計?

• ?默認(rèn)配置?：出廠預(yù)編程為27 MHz晶體輸入，6路27 MHz輸出（分頻比8:1）。
• ?SMBus配置?：提供24字節(jié)寄存器映射，控制分頻比、PLL選擇、輸出使能等參數(shù)。
• ?熱管理?：θJA熱阻66.3°C/W（無氣流），需注意功耗限制（TSSOP封裝最大600 mW）。

?5. 文檔結(jié)構(gòu)?

• ?功能框圖?：詳述PLL、開關(guān)矩陣、控制邏輯的互聯(lián)關(guān)系。
• ?寄存器說明?：包括分頻器設(shè)置、輸出配置、SSC控制等位域定義。
• ?時序圖與參數(shù)表?：涵蓋SMBus通信協(xié)議、抖動特性、絕對最大額定值等。

?6. 典型應(yīng)用場景?
適用于需高精度時鐘生成的通信設(shè)備、嵌入式系統(tǒng)及測試儀器，尤其適合EMI敏感環(huán)境。開發(fā)工具鏈包含TI ClockPro軟件，簡化PLL設(shè)計與編程。

?注意?：具體參數(shù)需結(jié)合實(shí)際配置（如VCO頻率模式、分頻比）計算，文檔提供了詳細(xì)公式（如輸出頻率fout = fin × N/(M×P)）及示例。