該CDCU877是一款高性能、低抖動(dòng)、低偏斜、零延遲緩沖器，可分配差分時(shí)鐘輸入 對(duì)（CK、CK）到十個(gè)差分時(shí)鐘輸出對(duì)（Yn、Yn）和一個(gè)差分對(duì)反饋時(shí)鐘輸出 （FBOUT，F(xiàn)BOUT）。時(shí)鐘輸出由輸入時(shí)鐘（CK、CK）、反饋時(shí)鐘（FBIN、FBIN）、 LVCMOS 控制引腳（OE、OS）和模擬電源輸入（AV DD ).當(dāng)OE為低電平時(shí)，時(shí)鐘輸出，除了 FBOUT/FBOUT被禁用，而內(nèi)部PLL繼續(xù)保持其鎖定頻率。作系統(tǒng)（輸出選擇） 是必須連接到 GND 或 V 的程序引腳 DD .當(dāng)作系統(tǒng)為高電平時(shí)，OE 功能如前所述。什么時(shí)候 OS和OE都較低，OE對(duì)Y7/Y7沒有影響，它們是自由運(yùn)行的。當(dāng) AVDD接地，PLL 接動(dòng) 關(guān)閉并繞過測(cè)試目的。
*附件：cdcu877a.pdf

當(dāng)兩個(gè)時(shí)鐘輸入（CK、CK）邏輯低電平時(shí)，器件進(jìn)入低功耗模式。輸入邏輯檢測(cè)電路 在差分輸入上，獨(dú)立于輸入緩沖器，檢測(cè)邏輯低電平并在低功耗狀態(tài)下運(yùn)行 其中所有輸出、反饋和 PLL 均處于關(guān)閉狀態(tài)。當(dāng)時(shí)鐘輸入從邏輯低電平轉(zhuǎn)換為邏輯低電平 差分信號(hào)，PLL 重新導(dǎo)通，輸入和輸出使能，PLL 獲得鎖相 反饋時(shí)鐘對(duì)（FBIN、FBIN）和時(shí)鐘輸入對(duì)（CK、CK）在規(guī)定的穩(wěn)定時(shí)間內(nèi)。

該CDCU877能夠跟蹤擴(kuò)頻時(shí)鐘 （SSC） 以降低 EMI。該器件工作溫度范圍為 -40°C 至 85°C。

特性

• 用于雙倍數(shù)據(jù)速率 （DDR II） 應(yīng)用的 1.8V 鎖相環(huán)時(shí)鐘驅(qū)動(dòng)器
• 兼容擴(kuò)頻時(shí)鐘
• 工作頻率：10 MHz 至 400 MHz
• 低電流消耗：<135 mA
• 低抖動(dòng)（周期-周期）：±30 ps
• 低輸出偏斜：35 ps
• 低周期抖動(dòng)：±20 ps
• 低動(dòng)態(tài)相位偏移：±15 ps
• 低靜態(tài)相位偏移：±50 ps
• 將一個(gè)差分時(shí)鐘輸入分配給十個(gè)差分輸出
• 52 引腳 μBGA（MicroStar? Junior BGA，0.65 mm 間距）和 40 引腳 MLF
• 外部反饋引腳（FBIN、FBIN）用于將輸出與輸入時(shí)鐘同步
• 達(dá)到或超過PC2-3200/4300的JESD82-8 PLL標(biāo)準(zhǔn)
• 故障安全輸入

參數(shù)

?1. 產(chǎn)品概述?

• ?型號(hào)?：CDCU877/CDCU877A，德州儀器（TI）推出的高性能鎖相環(huán)（PLL）時(shí)鐘驅(qū)動(dòng)器，專為DDR II應(yīng)用設(shè)計(jì)。
• ?核心功能?：將1對(duì)差分時(shí)鐘輸入（CK/CK）分配至10對(duì)差分時(shí)鐘輸出（Yn/Yn）和1對(duì)反饋輸出（FBOUT/FBOUT），支持零延遲緩沖和低抖動(dòng)/低偏移特性。
• ?兼容性?：符合JESD82-8標(biāo)準(zhǔn)（PC2-3200/4300），支持?jǐn)U頻時(shí)鐘（SSC）以減少電磁干擾（EMI）。

?2. 關(guān)鍵特性?

• ?電氣性能?：
  • 工作頻率：10 MHz至400 MHz（鎖相范圍），應(yīng)用頻率160-340 MHz。
  • 低功耗：靜態(tài)電流<135 mA，動(dòng)態(tài)電流235 mA（典型值）。
  • 低抖動(dòng)：周期抖動(dòng)±30 ps，靜態(tài)相位偏移±50 ps，動(dòng)態(tài)相位偏移±15 ps。
  • 輸出偏斜：35 ps（最大）。
• ?封裝選項(xiàng)?：
  • 52球μBGA（0.65 mm間距）和40引腳MLF封裝，工作溫度-40°C至85°C。

?3. 功能控制?

• ?控制引腳?：
  • ?OE?（輸出使能）：低電平時(shí)禁用輸出（FBOUT除外），PLL保持鎖定。
  • ?OS?（輸出選擇）：高電平時(shí)OE正常生效；低電平時(shí)Y7/Y7自由運(yùn)行。
  • ?AVDD?：接地時(shí)PLL關(guān)閉（測(cè)試模式）。
• ?低功耗模式?：當(dāng)CK/CK均為邏輯低時(shí)，進(jìn)入省電狀態(tài)，關(guān)閉所有輸出和PLL。

?4. 時(shí)序與穩(wěn)定性?

• ?鎖定時(shí)序?：上電或退出省電模式后，PLL穩(wěn)定時(shí)間≤12 μs。
• ?抖動(dòng)指標(biāo)?：
  • 周期抖動(dòng)：±20 ps（190-340 MHz）。
  • 半周期抖動(dòng)：±40 ps（250-300 MHz）。

?5. 應(yīng)用設(shè)計(jì)建議?

• ?布局優(yōu)化?：推薦AVDD電源濾波方案（4.7 μF+0.1 μF+2200 pF電容組合），靠近PLL放置。
• ?信號(hào)完整性?：輸入/輸出差分對(duì)需匹配走線長(zhǎng)度，建議斜率≥2.5 V/ns以減少靜態(tài)相位偏移。

?6. 訂購(gòu)信息?

• 提供多種型號(hào)后綴（如ZQL、RHA等），對(duì)應(yīng)不同封裝和溫度范圍，具體參見文檔末尾的封裝選項(xiàng)附錄。

?7. 注意事項(xiàng)?

• ESD防護(hù)有限，存儲(chǔ)時(shí)需短路引腳或使用導(dǎo)電泡沫。
• 生產(chǎn)數(shù)據(jù)以發(fā)布日為準(zhǔn)，參數(shù)可能因測(cè)試條件差異而變動(dòng)。