探索Atmel AT17LV系列FPGA配置EEPROM：特性、應(yīng)用與設(shè)計(jì)要點(diǎn)

在FPGA（Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列）的應(yīng)用領(lǐng)域中，配置存儲(chǔ)器是不可或缺的一部分。它負(fù)責(zé)存儲(chǔ)FPGA的配置程序，確保FPGA能夠按照預(yù)設(shè)的功能運(yùn)行。Atmel公司的AT17LV系列FPGA配置EEPROM（Electrically Erasable Programmable Read-Only Memory，電可擦可編程只讀存儲(chǔ)器）就是這樣一類產(chǎn)品，為FPGA提供了便捷、經(jīng)濟(jì)的配置解決方案。

文件下載：AT17LV002-10CU.pdf

一、產(chǎn)品概述

AT17LV系列包括AT17LV65、AT17LV128、AT17LV256、AT17LV512、AT17LV010、AT17LV002和AT17LV040等型號(hào)。不過(guò)需要注意的是，AT17LV65和AT17LV128已不推薦用于新設(shè)計(jì)，被AT17LV256所替代。這些器件支持3.3V和5.0V的工作電壓，適用于多種不同的系統(tǒng)環(huán)境。

1. 主要特性

• 存儲(chǔ)能力多樣：提供了從65,536 x 1-bit到4,194,304 x 1-bit等多種存儲(chǔ)容量選擇，能夠滿足不同規(guī)模FPGA的配置需求。
• 雙電壓支持：可在3.3V和5.0V的工作電壓下正常工作，增加了產(chǎn)品的通用性和適用性。
• 系統(tǒng)內(nèi)可編程（ISP）：通過(guò)2線總線即可實(shí)現(xiàn)系統(tǒng)內(nèi)編程，方便用戶在實(shí)際應(yīng)用中進(jìn)行配置程序的更新。
• 簡(jiǎn)單接口：與SRAM FPGA具有簡(jiǎn)單的接口，易于集成到系統(tǒng)中。
• 廣泛兼容性：與Atmel的AT6000、AT40K和AT94K設(shè)備，以及Altera的FLEX、APEX設(shè)備，還有Xilinx的XC3000、XC4000、XC5200、Spartan、Virtex等FPGA器件兼容。
• 可級(jí)聯(lián)回讀：支持級(jí)聯(lián)回讀功能，能夠?yàn)轭~外的配置或更高密度的陣列提供支持。
• 低功耗CMOS EEPROM工藝：采用低功耗的CMOS EEPROM工藝，降低了系統(tǒng)的功耗。
• 可編程復(fù)位極性：用戶可以在編程時(shí)選擇復(fù)位功能的極性，增加了設(shè)計(jì)的靈活性。
• 多種封裝選擇：提供6mm x 6mm x 1mm 8-lead LAP（與8-lead SOIC封裝引腳兼容）、8-lead PDIP、8-lead SOIC、20-lead PLCC、20-lead SOIC和44-lead TQFP等多種封裝形式，方便不同應(yīng)用場(chǎng)景的使用。
• 低功耗待機(jī)模式：當(dāng)芯片使能信號(hào)（CE）為高電平時(shí)，器件進(jìn)入低功耗待機(jī)模式，進(jìn)一步降低功耗。
• 高可靠性：具有100,000次的寫入循環(huán)壽命，工業(yè)級(jí)部件在85°C環(huán)境下數(shù)據(jù)保存時(shí)間可達(dá)90年。
• 環(huán)保封裝：提供綠色（無(wú)鉛/無(wú)鹵化物/符合RoHS標(biāo)準(zhǔn)）封裝選項(xiàng)，符合環(huán)保要求。

2. 引腳配置與描述

AT17LV系列器件的引腳功能豐富，不同型號(hào)的引腳配置可能會(huì)有所差異。下面是一些主要引腳的功能介紹：

• DATA：配置時(shí)的三態(tài)數(shù)據(jù)輸出，編程時(shí)為開漏雙向引腳。
• CLK：時(shí)鐘輸入，用于在讀寫和編程時(shí)遞增內(nèi)部地址和位計(jì)數(shù)器。
• WP1、WP2：寫保護(hù)引腳，用于在編程時(shí)保護(hù)部分內(nèi)存，默認(rèn)情況下由于內(nèi)部下拉電阻而禁用，在FPGA加載操作時(shí)不使用，WP1僅在AT17LV512/010/002設(shè)備上可用，WP2僅在AT17LV512/010上可用。
• RESET/OE：復(fù)位（低電平有效）/輸出使能（高電平有效），低電平可重置地址和位計(jì)數(shù)器，高電平（CE為低電平時(shí)）使能數(shù)據(jù)輸出驅(qū)動(dòng)器，該輸入的邏輯極性可編程。
• WP：寫保護(hù)輸入（CE為低電平時(shí)），僅在編程時(shí)有效（SER_EN為低電平），低電平時(shí)可寫入整個(gè)內(nèi)存，高電平時(shí)最低內(nèi)存塊不可寫入，僅在AT17LV65、AT17LV128和AT17LV256上可用。
• CE：芯片使能輸入（低電平有效），低電平（OE為高電平時(shí)）允許CLK遞增地址計(jì)數(shù)器并使能數(shù)據(jù)輸出驅(qū)動(dòng)器，高電平則禁用地址和位計(jì)數(shù)器并使器件進(jìn)入低功耗待機(jī)模式，但在兩線串行編程模式下（SER_EN為低電平）該引腳不用于使能/禁用器件。
• CEO：芯片使能輸出（低電平有效），當(dāng)?shù)刂酚?jì)數(shù)器達(dá)到最大值時(shí)輸出低電平，在AT17LV器件的級(jí)聯(lián)鏈中，一個(gè)器件的CEO引腳必須連接到下一個(gè)器件的CE輸入，該功能在AT17LV65上不可用。
• A2：設(shè)備選擇輸入，用于在編程時(shí)使能（或選擇）設(shè)備，具有內(nèi)部下拉電阻。
• READY：開集電極復(fù)位狀態(tài)指示，上電復(fù)位時(shí)為低電平，上電完成后釋放，使用該引腳時(shí)建議使用4.7kΩ上拉電阻。
• SER_EN：串行使能，F(xiàn)PGA加載操作時(shí)必須保持高電平，低電平則啟用兩線串行編程模式，對(duì)于非ISP應(yīng)用，應(yīng)將其連接到Vcc。
• Vcc：電源引腳，支持3.3V（±10%）和5.0V（±10%）的電源供應(yīng)。

二、工作模式與應(yīng)用

1. FPGA主串行模式

基于SRAM的FPGA的I/O和邏輯功能由配置程序確定。在主模式下，F(xiàn)PGA會(huì)自動(dòng)從外部存儲(chǔ)器加載配置程序，AT17LV系列串行配置EEPROM就是為此設(shè)計(jì)的，與主串行模式兼容。

2. 配置控制

FPGA與AT17LV串行EEPROM之間的大多數(shù)連接簡(jiǎn)單明了。AT17LV配置器的DATA輸出驅(qū)動(dòng)FPGA的DIN輸入，主FPGA的CCLK輸出驅(qū)動(dòng)AT17LV配置器的CLK輸入，任何AT17LV配置器的CEO輸出驅(qū)動(dòng)級(jí)聯(lián)鏈中下一個(gè)配置器的CE輸入。此外，SER_EN必須連接到Vcc（ISP期間除外），READY引腳可作為設(shè)備復(fù)位狀態(tài)的開集電極指示。

3. 級(jí)聯(lián)配置

對(duì)于多個(gè)FPGA以菊花鏈方式配置或需要更大配置內(nèi)存的FPGA，級(jí)聯(lián)配置器可以提供額外的內(nèi)存。當(dāng)?shù)谝粋€(gè)配置器的最后一位數(shù)據(jù)被讀取后，其CEO輸出變?yōu)榈碗娖剑闷銬ATA線驅(qū)動(dòng)器，第二個(gè)配置器檢測(cè)到CE輸入為低電平后，啟用其DATA輸出。配置完成后，如果將每個(gè)配置器的RESET/OE驅(qū)動(dòng)到其有效（低電平）狀態(tài)，則所有級(jí)聯(lián)配置器的地址計(jì)數(shù)器將被重置；如果不需要重置地址計(jì)數(shù)器，則可將RESET/OE輸入連接到其無(wú)效（高電平）狀態(tài)。需要注意的是，AT17LV65設(shè)備沒(méi)有CEO功能，無(wú)法進(jìn)行級(jí)聯(lián)配置。

三、編程與待機(jī)模式

1. 編程模式

將SER_EN拉低即可進(jìn)入編程模式，在該模式下，芯片可以通過(guò)2線串行總線進(jìn)行編程，編程僅在Vcc電源下進(jìn)行，芯片內(nèi)部會(huì)產(chǎn)生編程超電壓。

2. 待機(jī)模式

當(dāng)CE信號(hào)為高電平時(shí)，AT17LV配置器進(jìn)入低功耗待機(jī)模式。在3.3V電源下，AT17LV65、AT17LV128或AT17LV256配置器的電流消耗小于50μA，AT17LV512/010為100μA，AT17LV002/040為200μA。此時(shí)，無(wú)論OE輸入狀態(tài)如何，輸出都保持高阻態(tài)。

四、電氣特性

1. 絕對(duì)最大額定值

• 工作溫度范圍：-40°C至+85°C
• 存儲(chǔ)溫度范圍：-65°C至+150°C
• 任何引腳相對(duì)于地的電壓：-0.1V至Vcc + 0.5V
• 電源電壓（Vcc）：-0.5V至+7.0V
• 最大焊接溫度（10s @ 1/16 in.）：260°C
• ESD（RZAP = 1.5K，CZAP = 100pF）：2000V

2. 工作條件

在工業(yè)溫度范圍（-40°C至+85°C）內(nèi)，3.3V供電時(shí)，Vcc的范圍為3.0V至3.6V；5.0V供電時(shí)，Vcc的范圍為4.5V至5.5V。

3. 直流特性

不同型號(hào)器件在3.3V和5.0V供電時(shí)的直流特性略有差異，主要包括高電平輸入電壓、低電平輸入電壓、高電平輸出電壓、低電平輸出電壓、電源電流（有源模式和待機(jī)模式）以及輸入/輸出泄漏電流等參數(shù)。

4. 交流特性

交流特性參數(shù)包括OE到數(shù)據(jù)延遲、CE到數(shù)據(jù)延遲、CLK到數(shù)據(jù)延遲、數(shù)據(jù)保持時(shí)間、CE或OE到數(shù)據(jù)浮空延遲、CLK低電平時(shí)間、CLK高電平時(shí)間、CE設(shè)置時(shí)間、CE保持時(shí)間、OE高電平時(shí)間以及最大時(shí)鐘頻率等，這些參數(shù)在不同供電電壓和級(jí)聯(lián)情況下會(huì)有所不同。

5. 熱阻系數(shù)

不同封裝類型的器件具有不同的熱阻系數(shù)，包括結(jié)到殼熱阻（θJC）和結(jié)到環(huán)境熱阻（θJA）。良好的散熱設(shè)計(jì)對(duì)于保證器件的正常工作至關(guān)重要，工程師們?cè)谠O(shè)計(jì)時(shí)是否充分考慮到了這些熱阻系數(shù)對(duì)系統(tǒng)穩(wěn)定性的影響呢？

五、訂購(gòu)信息與封裝

1. 訂購(gòu)代碼細(xì)節(jié)

訂購(gòu)代碼包含了產(chǎn)品家族、設(shè)備密度、封裝選項(xiàng)、等級(jí)、特殊引腳配置和產(chǎn)品變體等信息，例如“AT17LV256A - 10PU”，用戶可以根據(jù)自己的需求進(jìn)行選擇。

2. 訂購(gòu)信息

提供了不同存儲(chǔ)容量器件的具體訂購(gòu)代碼、引腳鍍層、封裝、電壓和工作溫度范圍等信息，方便用戶進(jìn)行采購(gòu)。

3. 封裝信息

包括8CN4 - LAP、8P3 - PDIP、8S1 - SOIC、20J - PLCC、20S2 - SOIC和44A - TQFP等多種封裝形式的詳細(xì)尺寸和相關(guān)說(shuō)明。在實(shí)際應(yīng)用中，你是否會(huì)根據(jù)電路板的空間和布局來(lái)選擇合適的封裝呢？

六、總結(jié)

Atmel的AT17LV系列FPGA配置EEPROM以其豐富的特性、廣泛的兼容性和多樣的封裝選擇，為FPGA的配置提供了可靠的解決方案。工程師們?cè)谑褂眠@些器件時(shí)，需要根據(jù)具體的應(yīng)用場(chǎng)景和系統(tǒng)要求，合理選擇型號(hào)和封裝，注意引腳的連接和配置，以及關(guān)注器件的電氣特性和熱性能，以確保系統(tǒng)的穩(wěn)定運(yùn)行。同時(shí)，由于技術(shù)不斷發(fā)展，我們也需要持續(xù)關(guān)注產(chǎn)品的更新和改進(jìn)，以適應(yīng)新的設(shè)計(jì)需求。

在實(shí)際的設(shè)計(jì)過(guò)程中，你是否遇到過(guò)與AT17LV系列器件相關(guān)的問(wèn)題呢？你又是如何解決的呢？歡迎在評(píng)論區(qū)分享你的經(jīng)驗(yàn)和見解。