電子發(fā)燒友網(wǎng)報道（文/李彎彎）在近日舉辦的閃存峰會上，Cadence亞太及日本地區(qū)IP與生態(tài)系統(tǒng)銷售群資深總監(jiān)陳會馨在演講及接受媒體采訪時，直擊當(dāng)下行業(yè)技術(shù)痛點——隨著AI數(shù)據(jù)爆發(fā)式增長，存儲帶寬成為關(guān)鍵瓶頸，系統(tǒng)互聯(lián)面臨低延遲、高帶寬、低功耗的多重挑戰(zhàn)。她圍繞PCIe技術(shù)演進、AI時代接口IP發(fā)展等核心議題，分享了諸多前沿觀點與Cadence的創(chuàng)新解決方案。

PCIe技術(shù)演進：應(yīng)對AI數(shù)據(jù)挑戰(zhàn)

陳會馨向媒體介紹，當(dāng)前PCIe 7.0/8.0商用節(jié)奏加速，根源在于AI數(shù)據(jù)瓶頸。盡管PCIe 6.0尚未大規(guī)模商用，但7.0/8.0已提前布局。隨著GPU算力持續(xù)攀升，存儲帶寬成為關(guān)鍵瓶頸，在AI訓(xùn)練的checkpoint等場景中，對低延遲、高帶寬的需求翻倍。PCIe 8.0單Lane速率已達256 GT/s，協(xié)議草案0.5版于今年推出，1.0版預(yù)計明年落地，IP研發(fā)自去年底啟動，依托既有技術(shù)積累而非從零設(shè)計。

在高速率下，信號完整性與功耗問題亟待解決。陳會馨表示，從PCIe 6.0起采用SRIS架構(gòu)，實現(xiàn)發(fā)送端（TX）與接收端（RX）時鐘獨立并支持平衡擴展。首代PCIe 8.0 IP將基于臺積電N3工藝，建議存儲廠商向更先進制程遷移以支撐高性能需求。

對于Scale-up與Scale-out互聯(lián)，陳會馨指出需底層協(xié)議協(xié)同演進。PCIe作為主機內(nèi)連接（CPU/加速卡/存儲），主導(dǎo)Scale-up；Scale-out則主要依托增強型以太網(wǎng)（引入CSD等糾錯機制），其物理層（PMA）與PCIe高度相似，二者共同面臨低延遲、高帶寬、低功耗的集群互聯(lián)新挑戰(zhàn)。

在CXL與PCIe的定位差異及生態(tài)現(xiàn)狀方面，陳會馨介紹，二者物理層相同，協(xié)議層不同。CXL側(cè)重內(nèi)存池化與統(tǒng)一內(nèi)存管理，解決大容量內(nèi)存利用率低問題。不過當(dāng)前CXL 4.0后發(fā)展趨緩，主因是生態(tài)成熟度不及PCIe，后者仍為絕對主流。而UCIe已成為Chiplet互連主流協(xié)議，已迭代至第三代，速率從16 Gbps提升至32 + Gbps，廣泛應(yīng)用于AI大芯片，行業(yè)正加速向UCIe收斂，替代早期私有互聯(lián)方案。

AI時代PCIe的角色與價值

陳會馨表示，隨著AI興起，算力規(guī)模迅速擴大，系統(tǒng)瓶頸從計算轉(zhuǎn)向數(shù)據(jù)轉(zhuǎn)移，PCIe作為最核心、最通用的主機互聯(lián)標(biāo)準(zhǔn)持續(xù)演進。

從宏觀角度看，AI發(fā)展分為三個階段：大規(guī)模興起的AI基礎(chǔ)建設(shè)（數(shù)據(jù)中心）、具身AI（面向自動駕駛、機器人、無人機等）、在生命科學(xué)和復(fù)雜系統(tǒng)建模中發(fā)揮作用。隨著階段演進，系統(tǒng)規(guī)模設(shè)計和計算復(fù)雜程度急劇上升，摩爾定律紅利難以單獨支撐，行業(yè)需在架構(gòu)、互聯(lián)和設(shè)計方法上進行全面創(chuàng)新。

聚焦高性能計算芯片，過去6個季度HPC增長驚人。在單芯片常用接口IP升級方面，以Memory為例，英偉達最新一代GPU用HBM4代替HBM3，Arm發(fā)布的AGI CPU中DDR5速率飆升到8.8GB/s，未來端側(cè)AI、AI訓(xùn)推一體芯片將用到LP6或DDR7技術(shù)，接口IP迭代聚焦性能和帶寬翻倍。同時，單顆芯片算力提升受制造限制，芯力互聯(lián)技術(shù)UCIe發(fā)展迅速，Cadence也將推出64G產(chǎn)品。

在高速互聯(lián)關(guān)鍵技術(shù)上，以AI Factories為例，GPU數(shù)量從幾百個上升到上百萬個，數(shù)據(jù)流通過高速互聯(lián)技術(shù)建立。單一區(qū)域互聯(lián)首先是Memory，CPU、NPU、XPU與存儲網(wǎng)絡(luò)通過PCIe和CXR接口聯(lián)絡(luò)，英偉達有私有協(xié)議NV link。CPU擴展到整個機柜，有英偉達主推的NV link和UA link標(biāo)準(zhǔn)。這些互聯(lián)技術(shù)的關(guān)鍵物理層都是高速網(wǎng)絡(luò)解決方案，Cadence為客戶提供完備的IP解決方案。

PCIe有三個主要核心應(yīng)用場景：主機與加速器的互聯(lián)，是AI系統(tǒng)中最關(guān)鍵的數(shù)據(jù)通道，對帶寬、延時、P2P能力要求極高；網(wǎng)絡(luò)接口連接，高性能NIC需PCIe接入系統(tǒng)以支持大規(guī)模分布式訓(xùn)練和推理；存儲接口NVMeSSD，是訓(xùn)練數(shù)據(jù)暫存的關(guān)鍵技術(shù)。這三類應(yīng)用場景都依賴高可靠性、高擴展性和向前、向后兼容的PCIe架構(gòu)。

PCIe作為主機互聯(lián)技術(shù)，在AI系統(tǒng)中有獨特價值。它可將CPU、GPU、XPU、link和存儲連在一起，AI工作負(fù)載對互聯(lián)提出帶寬可擴展性、低同步延遲、原生P2P能力、大規(guī)模并行隊列和原子操作等關(guān)鍵要求，PCIe的靈活拓?fù)湫?、可靠性、安全性、虛擬化性等成熟技術(shù)使其長期成為主機互聯(lián)的根本。

在AI訓(xùn)練和推理中，PCIe SSD承擔(dān)訓(xùn)練數(shù)據(jù)暫存、大模型狀態(tài)權(quán)重參數(shù)、特征緩存等任務(wù)。AI場景對SSD要求嚴(yán)苛，需極高帶寬和強耐受力。PCIe提供完整機制，包括端到端校驗確保數(shù)據(jù)可靠性，通過功耗管理、SRS時鐘架構(gòu)支持持續(xù)演進，是AI存儲中性能、可靠性、可擴展性最佳的擴展點。

Cadence的創(chuàng)新解決方案與未來展望

陳會馨介紹了Cadence的PCIe技術(shù)。PCIe 6.0單個Link速率是64GT/s，采用PAM4信號，有輕量級FCE向前糾錯模塊，發(fā)展路上一直向后兼容，出錯幾率要求在10的9次方只出現(xiàn)一次錯誤。Cadence推出的PCIe 6.0和CXL 3.0產(chǎn)品是經(jīng)過硅驗證的IP，在臺積電的5納米、3納米等主流制程以及三星供應(yīng)節(jié)點上有相應(yīng)產(chǎn)品。

PCIe 7.0處于6.0到7.0過渡階段，上周GTC大會上英偉達布局PCIe 7.0存儲。7.0與6.0產(chǎn)品性能相似，速率翻倍，單個Link速率達128G，但能耗更高，信道插損從32DB提升到36DB。Cadence的PCIe 7.0經(jīng)過臺積電驗證，今年將推出5納米解決方案。

Cadence與ARM是合作伙伴，在Arm的HPC系統(tǒng)里，采用PCIe 6.0子系統(tǒng)，兼容CXL 3.2，支持X8模式。Cadence作為EDA和系統(tǒng)軟件提供商，提供完整驗證平臺和方法，有Xceliun里的PCIe VIP用于軟仿真，還有硬件仿真器Palladium以及PCIe 6.0等高端產(chǎn)品。其PCIe驗證不僅驗證物理層，還驗證協(xié)議層和多個lind，客戶可拿到測試板在真實環(huán)境與儀器廠商或自己的主板進行互聯(lián)測試，降低設(shè)計SOC風(fēng)險。

展望未來，陳會馨表示PCIe 8.0在7.0基礎(chǔ)上速率再次提升，但每個周期迭代速率翻倍仍不夠。她希望大家關(guān)注Cadence，作為行業(yè)領(lǐng)先的EDA和系統(tǒng)廠商，Cadence提供一站式服務(wù)，一直聚焦AI，最近產(chǎn)品線還將推出AI Agent服務(wù)客戶。