在這個(gè)高速微弱信號(hào)數(shù)據(jù)采集卡的設(shè)計(jì)中，C6205的時(shí)鐘頻率為200MHz，且沒(méi)有使用其它外部控制邏輯。圖2中，EMIF異步接口提供的控制信號(hào)可以通過(guò)不同的組合(并非都需要)實(shí)現(xiàn)與不同類(lèi)型器件的無(wú)縫接口。EMIF的CExCTL寄存器負(fù)責(zé)設(shè)置異步讀/寫(xiě)操作的接口時(shí)序，以滿(mǎn)足對(duì)不同速度異步器件的存取要求。

　　C6000異步接口時(shí)序具有很強(qiáng)的可編程性，每個(gè)讀/寫(xiě)周期由三個(gè)階段構(gòu)成：建立時(shí)間(Setup)、觸發(fā)時(shí)間(Strobe)、保持時(shí)間(Hold)。其中建立時(shí)間是從存儲(chǔ)器訪問(wèn)周期開(kāi)始(片選?地址有效)到讀/寫(xiě)選通有效之前的時(shí)間;觸發(fā)時(shí)間是讀/寫(xiě)選通信號(hào)從有效到無(wú)效之間的時(shí)間;保持時(shí)間則是從讀/寫(xiě)無(wú)效到訪問(wèn)周期結(jié)束之間時(shí)間。

　　DSP的ARE信號(hào)作為FIFO的讀時(shí)鐘，F(xiàn)IFO在ARE的上升沿在總線(xiàn)上輸出數(shù)據(jù)，DSP和FIFO的獨(dú)立時(shí)序參數(shù)值。

　　根據(jù)DSP的異步讀時(shí)序，為了完成C6205的建立時(shí)間，第一個(gè)數(shù)據(jù)的讀取必須滿(mǎn)足下式：

　　Setup+Strobe ≥td?CK-AOEV?max+tOEmax+tSU?EDV-CK?min

　　根據(jù)上式，在最差情況下，建立和觸發(fā)時(shí)間必須大于15ns(4ns+7ns+4ns)。當(dāng)DSP的時(shí)鐘頻率為200MHz時(shí)，一個(gè)時(shí)鐘周期應(yīng)該是5ns。此時(shí)如果Setup和Strobe的值都取1，則Setup+strobe為10ns，故不能滿(mǎn)足時(shí)序要求，因此Setup和Strobe這兩個(gè)可編程參數(shù)若一個(gè)取1，另外一個(gè)必須大于等于2。而實(shí)際上，Setup和Strobe可以都取1，其原因是C6205不論是連續(xù)存取還是單次存取操作，在存取第一個(gè)數(shù)時(shí)，EMIF會(huì)自動(dòng)將最小建立時(shí)間設(shè)置為2。

　　而對(duì)于以后數(shù)據(jù)的讀取，OE總是有效。現(xiàn)在主要考慮的是FIFO的訪問(wèn)時(shí)間應(yīng)滿(mǎn)足下式：

　　Hold+Setup+Strobe ≥tAmax+tSU?EDV-CK?min

　　也就是說(shuō)，一個(gè)完整的數(shù)據(jù)訪問(wèn)時(shí)間必須大于12ns(8ns+4ns)，即Hold+Setup+Strobe ≥3;要完成C6205的保持時(shí)間，必須滿(mǎn)足下面兩個(gè)公式：

　　td?CK-AREV?min+tAmin ≥ th?CK-EDV?min

　　Hold ≥th?CK-EDV?min-td?CK-AREV?min-tOHZmin

　　當(dāng)上邊的式子滿(mǎn)足條件時(shí)，-0.2+2>0.8。為了得到最小的Hold時(shí)間，此時(shí)Hold可以為0ns，也就是說(shuō)，Hold可以被編程為0。

　　最后要滿(mǎn)足的條件是時(shí)鐘的高低時(shí)間。因?yàn)镕IFO的時(shí)鐘信號(hào)直接由ARE產(chǎn)生，因此ARE信號(hào)保持低電平的時(shí)間必須大于FIFO的時(shí)鐘周期。即：

　　Strobe ≥tCLKL min

　　Hold+Setup ≥tCLKH min

　　Setup+Strobe+Hold ≥tCLK min

?

　　由以上七個(gè)式子可知，在200MHz的鐘頻率下，CExCTL寄存器中Setup/Strobe/Hold的值可以作如下設(shè)置：

　　Setup=1，Strobe=1，Hold=1;

　　此時(shí)，DSP讀取FIFO中數(shù)據(jù)的速度為66.7MHz。

　　4 結(jié)論

　　FIFO在ADC高速模數(shù)轉(zhuǎn)換器與DSP的通訊過(guò)程中起到了很好的數(shù)據(jù)緩沖作用，其標(biāo)志位可被用來(lái)控制FIFO中數(shù)據(jù)的讀取。如果選用內(nèi)部時(shí)鐘頻率為133MHz的SN74V2×5-7系列FIFO，DSP讀取數(shù)據(jù)的速度可以達(dá)到100MHz。