【摘　要】　描述了直接數(shù)字頻率合成器（DDS）的原理和特點(diǎn)，并給出了用FPGA實(shí)現(xiàn)DDS的方法及仿真結(jié)果。
??? 關(guān)鍵詞：直接數(shù)字頻率合成，F(xiàn)PGA，波形產(chǎn)生

1　引　言

　　隨著微電子技術(shù)的發(fā)展，現(xiàn)場(chǎng)可編程門陣列（FPGA）器件得到了飛速發(fā)展。由于該器件具有工作速度快、集成度高和現(xiàn)場(chǎng)可編程的優(yōu)點(diǎn)，因而在數(shù)字信號(hào)處理中得到了廣泛應(yīng)用，越來(lái)越受到硬件電路設(shè)計(jì)工程師們的青睞。直接數(shù)字頻率合成（DDS）技術(shù)具有頻率分辨率高、頻率變換速度快、相位可連續(xù)線性變化等特點(diǎn)，在數(shù)字通信系統(tǒng)中已被廣泛采用。本文基于DDS的基本原理，利用Altera公司的FPGA芯片F(xiàn)LEX10系列器件完成了一個(gè)DDS系統(tǒng)的設(shè)計(jì)。

2　DDS的原理

??? DDS由相位累加器、正弦查找表、D／A轉(zhuǎn)換器和低通濾波器組成，其原理如圖1所示。

　　圖1中，fc為時(shí)鐘頻率，K為頻率控制字，N為相位累加器的字長(zhǎng)，m為ROM地址線位數(shù)，n為ROM數(shù)據(jù)線寬度（一般也為D／A轉(zhuǎn)換器的位數(shù)），f0為輸出頻率。相位累加器由加法器和D觸發(fā)器級(jí)聯(lián)組成。在時(shí)鐘脈沖fc的控制下，對(duì)輸入頻率控制字K進(jìn)行累加，累加滿量時(shí)產(chǎn)生溢出。相位累加器的輸出對(duì)應(yīng)于該時(shí)刻合成周期信號(hào)的相位，并且這個(gè)相位是周期性的，在0～2π范圍內(nèi)變化。相位累加器位數(shù)為N，最大輸出為2N－1，對(duì)應(yīng)于2π的相位，累加一次就輸出一個(gè)相應(yīng)的相位碼，通過(guò)查表得到正弦信號(hào)的幅度，然后經(jīng)D／A轉(zhuǎn)換器轉(zhuǎn)換為模擬信號(hào)，由低通濾波器濾除雜散波和諧波以后，輸出一個(gè)頻率為f0的正弦波。輸出頻率f0由fc和K共同決定。當(dāng)頻率控制字為K時(shí)，相位累加器的增量步長(zhǎng)為K，經(jīng)過(guò)2N／K次累加，相位累加器滿量溢出，完成一個(gè)周期動(dòng)作，輸出頻率f0與時(shí)鐘頻率fc之間的關(guān)系滿足從而，DDS的最小頻率分辨率Δfmin可達(dá).

3　DDS的特點(diǎn)

??? DDS具有以下特點(diǎn)：
　?。?）頻率分辨率高。DDS的頻率分辨率在fc固定時(shí)，取決于相位累加器的位數(shù)N，只要N足夠大，理論上就可以獲得相應(yīng)的分辨精度，這是傳統(tǒng)方法難以實(shí)現(xiàn)的。
　?。?）頻率變換速度快。在DDS中，一個(gè)頻率的建立時(shí)間通常取決于濾波器的帶寬。影響因素為相位累加器，ROM內(nèi)的工藝結(jié)構(gòu)，D／A轉(zhuǎn)換器及其它信號(hào)處理過(guò)程中可能產(chǎn)生的時(shí)延。其中，信號(hào)處理的時(shí)延與時(shí)鐘周期相關(guān)。由于DDS中不要相位反饋控制，頻率建立及切換快，與頻率分辨率、頻譜純度相互獨(dú)立，明顯優(yōu)于PPL。
　?。?）DDS中相位改變是線性過(guò)程。數(shù)字相位累加器是優(yōu)良的線性數(shù)字增值發(fā)生器。因此，DDS的相位誤差主要依賴于時(shí)鐘的相位特性，相位誤差小。另外，DDS的相位是連續(xù)變化的，形成的信號(hào)具有良好的頻譜特性，這是傳統(tǒng)的直接頻率合成方法所無(wú)法實(shí)現(xiàn)的。
　?。?）輸出頻率范圍寬。理論上，DDS輸出的頻率范圍在0～fc／2，實(shí)際上，考慮到低通濾波器的設(shè)計(jì)，為40％fc，而FPGA的時(shí)鐘頻率可達(dá)到100MHz，因此，利用FPGA，可以實(shí)現(xiàn)輸出頻率范圍很寬的正弦信號(hào)。

4　DDS的FPGA實(shí)現(xiàn)

　　FLEX10K是Altera公司1995年推出的產(chǎn)品系列，不僅在芯片上集成了1萬(wàn)個(gè)門，還首次集成了嵌入式存儲(chǔ)器塊，可為用戶提供多達(dá)3K×8位的片內(nèi)RAM，以滿足存儲(chǔ)器密集型應(yīng)用的需要。
FLEX10K系列器件具有以下特點(diǎn)：高密度陣列嵌入式編程邏輯器件系列；0．5μmCMOSSRAM工藝制造；在線可編程；所有I／O端口有輸入輸出寄存器；快速有效地實(shí)現(xiàn)特大規(guī)模電路，包括存儲(chǔ)器、DSP、專用算術(shù)邏輯、微處理器和微控制器等；專用進(jìn)位鏈路，可實(shí)現(xiàn)快速加法器和計(jì)數(shù)器功能；專用級(jí)聯(lián)鏈路，有效地實(shí)現(xiàn)高速多輸入功能；內(nèi)部三態(tài)總線，支持系統(tǒng)集成；支持多時(shí)鐘系統(tǒng)的低時(shí)滯要求；具有JTAG邊界掃描測(cè)試內(nèi)建電路；3．3V或5．0V工作模式；由Altera公司的MAXPLUSII開(kāi)發(fā)系統(tǒng)提供軟件支持。
　　我們采用FLEX10K器件設(shè)計(jì)的DDS如圖2所示。
　　圖2中，輸入端K1為頻率控制字，決定了DDS的頻率分辨率，K2為初相控制字，clk為系統(tǒng)時(shí)鐘，en為使能引腳，reset為復(fù)位引腳，sindata為正弦離散序列。模塊SUM8×8為8位字長(zhǎng)的相位累加器，本質(zhì)上就是一個(gè)累加器，它的VHDL語(yǔ)言實(shí)現(xiàn)的主要部分如下：

　　模塊ADDER8×8為8位加法器，決定了合成正弦波的初始相位，模塊ROM8×8為被調(diào)用的LPM_ROM元件，利用它可在FLEX10K器件的內(nèi)部RAM中存放一張28×8位的正弦表，當(dāng)然，也可存放其它形式波形，從而實(shí)現(xiàn)任意波形產(chǎn)生。

　　現(xiàn)在，令clk的周期為50ns、初相K2＝0、頻率控制字K1分別為2、4，通過(guò)MAXPLUSII軟件進(jìn)行仿真，得到圖2中各數(shù)據(jù)的時(shí)序關(guān)系，如圖3所示。仿真結(jié)果生成＊．tbl文件后，利用Matlab軟件，將提取出來(lái)的數(shù)據(jù)繪制成的波形如圖4所示。其中，時(shí)間軸經(jīng)過(guò)了歸一化。圖中的毛刺對(duì)應(yīng)于仿真波形的暫態(tài)過(guò)程，真正輸出到D／A轉(zhuǎn)換器的是經(jīng)過(guò)選通的穩(wěn)態(tài)數(shù)據(jù)。

5　結(jié)束語(yǔ)

??? 本文結(jié)合DDS的基本原理，利用FPGA合成 出了正弦離散序列，配以D／A轉(zhuǎn)換器和低通濾波器就可以構(gòu)成一個(gè)DDS系統(tǒng)。

1　吳遠(yuǎn)斌．?dāng)?shù)字式接收機(jī)設(shè)計(jì)．現(xiàn)代雷達(dá)，1996（3）：91～96
2　周昊，宋文濤，羅漢文.一種基于DDS的軟件無(wú)線電調(diào)制方案．電訊技術(shù)，1999（5）：53～56
3　蔡英武．利用Matlab增強(qiáng)MAX＋PLUSII的仿真功能．電子技術(shù)應(yīng)用，2000（3）：13～15
4　劉波，胡建彰．用于FLEX10K系列器件配置的一種改進(jìn)方案．電子技術(shù)應(yīng)用，1999（2）：66～67