的靈活性和較低的差錯誤碼特性，可實現(xiàn)并行操作，譯碼復(fù)雜度低，適合硬件實現(xiàn)，吞吐量大，極具高速譯碼的潛力，在碼長較長的情況下，仍然可以有效譯碼。 目前常用的信道編碼體制有BCH碼、RS碼、卷積碼、Turbo碼和LDPC碼等。其中BCH碼和RS碼都屬于線性分組碼的范疇
2020-11-02 13:56:16
51171 
論壇里面的大神們，有沒有已經(jīng)完成LDPC碼編譯碼算法的FPGA實現(xiàn)，本人目前在做這方面的項目，時間比較緊，緊急求購IP核。。
2012-04-16 23:43:28
一、3位二進制數(shù)，可表達2^3=8種狀態(tài)，這是38譯碼器。本質(zhì)上它用較少的數(shù)據(jù)位（3bit）組合出（有叫指定）較多的數(shù)據(jù)（8種組合），我們把較少數(shù)據(jù)位的這種‘碼’換個名稱“地址”。
1、 38
2024-07-05 10:22:44
譯碼器1. 譯碼器定義譯碼器是一種用以檢測輸入位（碼）的特定組合是否存在，并以特定的輸出電平來指示這種特定碼的存在的數(shù)字電路?！稊?shù)字電子技術(shù)基礎(chǔ)系統(tǒng)方法》譯碼器的功能是將具有特定含義的二進制碼
2021-12-07 09:37:27
,OFF,ON1D7點亮 ONON,ON,OFF1D8點亮 ONON,ON,ON1D9點亮注：X表示ON或OFF，即任意狀態(tài)。 2 板級調(diào)試下載sp6.bit文件到FPGA中，可以如圖視頻一樣操作撥碼開關(guān)，實現(xiàn)3-8譯碼器的功能。 `
2015-11-02 13:17:03
【作者】：申睿;鄧運松;向波;陳赟;曾曉洋;【來源】：《小型微型計算機系統(tǒng)》2010年03期【摘要】：提出一種通用的QC-LDPC碼譯碼器架構(gòu).該架構(gòu)采用一種特殊的綁定結(jié)構(gòu)和一個可配置的循環(huán)移位網(wǎng)
2010-04-24 09:26:56
將譯碼器的使能端看做輸入端、譯碼器的輸入端看做地址端，則全譯碼器可作什么使用
2015-05-18 11:41:06
譯碼器有哪些功能？Viterbi譯碼器是由哪幾部分組成的？
2021-05-07 07:28:33
的？還有這篇文章是2010年發(fā)表的了，如今漢明碼譯碼器的FPGA實現(xiàn)是否有更好的實現(xiàn)方法呢？有大神可以給我提供一個思路嗎？or2萬分感謝
2020-02-26 23:29:41
【摘要】：Viterbi譯碼器在通信系統(tǒng)中應(yīng)用非常普遍,針對采用DSP只能進行相對較低速率的Vit-erbi譯碼的問題,人們開始采用FPGA實現(xiàn)高速率Viterbi譯碼。本文首先簡單描述了
2010-04-26 16:08:39
對不同的設(shè)計方法進行分析和比較，選擇優(yōu)化的設(shè)計方法，利用VHDL分別設(shè)計（15，7）BCH碼的編碼器和譯碼器，并能夠?qū)刹糠诌M行單獨仿真調(diào)試，實現(xiàn)其相應(yīng)的功能。
2012-05-10 11:36:06
LDPC碼是近年來發(fā)展較快且日趨成熟的一種信道編碼方案，因其具有的優(yōu)越性能和實用價值而被人們認知，但由于隨機結(jié)構(gòu)的LDPC碼編譯碼器硬件實現(xiàn)較為復(fù)雜，具有的準循環(huán)特性QC_LDPC碼已成為IEEE802.11n(WiFi)、IEEE802.16e(WiMAX)、(DVB—S2)等眾多標(biāo)準的信道編碼方案。
2019-09-30 07:19:45
增加一些監(jiān)督碼元，這些監(jiān)督碼與信碼之間有一定的關(guān)系，接收端可以利用這種關(guān)系由信道譯碼器來發(fā)現(xiàn)或糾正錯誤的碼元。
2019-08-15 06:12:00
如何利用VHDL實現(xiàn)線性分組碼編譯碼器的設(shè)計？
2021-04-28 06:41:40
本文通過對長BCH碼優(yōu)化方法的研究與討論，針對標(biāo)準中二進制BCH碼的特性，設(shè)計了實現(xiàn)該譯碼器的FPGA硬件結(jié)構(gòu)。
2021-06-15 09:23:27
BCH碼是目前最為常用的糾錯碼之一，我國的數(shù)字電視廣播地面?zhèn)鬏敇?biāo)準DTMB也使用了縮短的BCH碼作為前向糾錯編碼的外碼。針對該BCH碼的特點，采用BM譯碼算法，設(shè)計了一種實時譯碼器。與其它設(shè)計方案
2021-05-25 07:04:32
本文研究了RS碼的實現(xiàn)方法，并基于Xilinx的FPGA芯片Spartan-6 XC6SLX45完成了RS編譯碼器的設(shè)計，同時對其進行了仿真和在線調(diào)試，并給出了功能仿真圖和測試結(jié)果。時序仿真結(jié)果表明，該編譯碼器能實現(xiàn)預(yù)期功能。
2021-06-21 06:23:53
了一種合適的硬件實現(xiàn)結(jié)構(gòu)，因而在保證譯碼器較高性能和較快譯碼速度的情況下，以較低的硬件資源實現(xiàn)了兩種碼率的復(fù)用。
2019-08-23 07:22:50
基于FPGA的Turbo碼編譯碼器各模塊實現(xiàn)的 VHDL或verilog HDL程序。急求啊謝謝大神啦！！
2015-06-08 22:45:24
截短Reed-Solomon碼譯碼器的FPGA實現(xiàn)提出了一種改進的BM算法，并在此基礎(chǔ)上提出了一種大量采用并行結(jié)構(gòu)的截短RS碼譯碼器的實現(xiàn)方式。驗證表明，該算法能顯著提高基于FPGA的RS譯碼器
2009-09-19 09:39:43
截短Reed_Solomon碼譯碼器的FPGA實現(xiàn)提 出 了 一 種 改 進 的 算 法 并 在 此 基 礎(chǔ) 上 提 出 了 一 種 大 量 采 用 并 行 結(jié) 構(gòu) 的 截 短 碼譯 碼 器 的 實
2012-08-11 15:50:06
標(biāo)準中LDPC碼的構(gòu)造、編碼及解碼算法原理,結(jié)合MAT-LAB仿真對其算法有效性進行了分析比較?！娟P(guān)鍵詞】：數(shù)字電視傳輸系統(tǒng);;低密度奇偶校驗碼;;DMB-TH;;編譯碼器【DOI】：CNKI:SUN
2010-04-23 11:36:52
譯碼器定義：把具有特定意義信息的二進制代碼翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。
譯碼：編碼的逆過程，將編碼時賦予代碼的特定含義“翻譯”出來。
譯碼器：實現(xiàn)譯碼功能的電路。
2025-03-26 11:11:10
畢業(yè)設(shè)計 基于EDA的CMI碼編碼譯碼器的設(shè)計，共20頁，7505字 摘要 CMI碼是一種應(yīng)用于PCM四次群和光纖傳輸系統(tǒng)中的常用線路碼型，它具有碼變換設(shè)備簡單、便于時鐘提取、有一定的糾錯能力
2009-03-25 13:19:20
1、在FPGA中使用行為描述語句實現(xiàn)3-8譯碼器設(shè)計思路譯碼器電路有n個輸入和2n個輸出，每個輸出都對應(yīng)著一個可能的二進制輸入。本實驗設(shè)計實現(xiàn)一個3-8譯碼器，表3.1給出了該譯碼器的真值表。從
2022-07-01 15:26:26
Turbo碼編碼器的FPGA實現(xiàn)Turbo碼譯碼器的FPGA實現(xiàn)Turbo碼編譯碼器的性能有哪些？
2021-05-07 06:06:23
編碼器和譯碼器一、 實驗?zāi)康恼莆沼眠壿嬮T實現(xiàn)編碼器的方法掌握中規(guī)模集成電路編碼器和譯碼器的工作原理即邏輯功能掌握 74LS138 用作數(shù)據(jù)分配器的方法熟悉編碼器和譯碼器的級聯(lián)方法能夠利用譯碼器進行
2021-07-30 07:41:16
設(shè)計一個虛擬3-8譯碼器，實現(xiàn)138譯碼器的功能
2012-05-15 15:16:39
設(shè)計一個虛擬3-8譯碼器，實現(xiàn)138譯碼器的功能！急急急{:soso_e183:}
2012-05-15 15:12:44
本文在SvstemGenerator中對LDPC碼整個編譯碼系統(tǒng)進行了參數(shù)化的硬件實現(xiàn)，并構(gòu)建了超寬帶通信系統(tǒng)LDPC碼硬件仿真平臺，驗證了LDPC碼在UWB通信中的優(yōu)異性能。
2021-06-03 07:01:58
譯碼器/數(shù)據(jù)分配器
4.2.1 譯碼器的定義與功
2007-12-20 23:12:00
17 19.4 譯碼器譯碼器的分類 1. 譯碼器 —輸入為非十進制編碼, 輸出為十進制編碼;2. 編碼器 —輸入為十進制編碼, 輸
2008-09-27 13:04:230 針對LDPC碼與RS碼的串行級聯(lián)結(jié)構(gòu)，提出了一種基于Chase的聯(lián)合迭代譯碼方法。軟入軟出的RS譯碼器與LDPC譯碼器之間經(jīng)過多次信息傳遞，性能可以逼近最大似然譯碼。模擬結(jié)果顯示：
2009-05-12 21:47:2522 本文基于Altera的FPGA（StatixⅡ-EP2S30F484C3）架構(gòu)，實現(xiàn)了碼率為1/2，幀長為1008bits的規(guī)則（3,6）LDPC碼譯碼器。所采用的最小-和算法相對于傳統(tǒng)的和-積算法在不損失譯碼性能的前提下，
2009-06-06 14:12:2031 A 640-Mbs 2048-bit programmable LDPC decoder chipA Memory Efficient Partially Parallel Decoder
2009-07-24 15:02:240 面向IEEE 802.16e 中 LDPC 碼，分析了各種譯碼算法的譯碼性能，歸一化最?。∟MS）算法具備較高譯碼性能和實現(xiàn)復(fù)雜度低的特點。提出一種基于部分并行方式的LDPC 譯碼器結(jié)構(gòu)，可以滿
2009-08-05 08:46:5924 循環(huán)移位置換單元是準循環(huán)LDPC 碼的部分并行譯碼器的重要組成部分。該文研究并證明了ReverseBanyan 交換結(jié)構(gòu)在實現(xiàn)信息循環(huán)移位時各個基本交換單元的連接規(guī)律。基于該規(guī)律設(shè)計了
2009-11-09 14:21:5617 本文以CCSDS 推薦的7/8 碼率LDPC 碼為例，提出了一種適于高碼率LDPC 碼譯碼器的硬件結(jié)構(gòu)優(yōu)化方法。高碼率的LDPC 碼通常也伴隨著行重與列重的比例較高的問題。本方法是在拆分校驗矩
2009-11-25 15:21:2526 本文利用可編程邏輯的靈活性和Nios 的強大處理能力,將多種編譯碼模塊和微處理器模塊集成到一片FPGA 內(nèi)部,方便地實現(xiàn)了通用編譯碼器的設(shè)計。由于采用了VHDL 語言,使系統(tǒng)具有可移
2009-11-30 14:27:5622 基于TMS320C6416高性能通用DSP,實現(xiàn)了對AWGN信道的信噪比(SNR)估計,并以此估計值設(shè)計了一種低密度奇偶校驗(LDPC)碼的譯碼系統(tǒng);詳盡介紹了集成SNR估計的譯碼系統(tǒng)的實現(xiàn)方案和流程;仿真
2010-07-27 16:28:3211 針對固定碼長Turbo碼適應(yīng)性差的缺點，以LTE為應(yīng)用背景，提出了一種幀長可配置的Turbo編譯碼器的FPGA實現(xiàn)方案。該設(shè)計可以依據(jù)具體的信道環(huán)境和速率要求調(diào)節(jié)信息幀長，平衡譯碼性
2010-11-11 16:07:5926 譯碼器
譯碼是編碼的逆過程，即將某個二進制翻譯成電路的某種狀態(tài)。實現(xiàn)譯碼操作的電路稱為譯碼器。
2008-09-27 12:59:0614199 
CD4511是一個用于驅(qū)動共陰極 LED （數(shù)碼管）顯示器的 BCD 碼—七段碼譯碼器，特點如下：
具有BCD轉(zhuǎn)換、消隱和鎖存控制
2008-09-27 13:18:1278575 
數(shù)碼譯碼器的應(yīng)用:譯碼器課件ppt
2008-12-17 14:31:201215 
顯示譯碼器的應(yīng)用:
2008-12-17 14:35:061511 
LDPC編譯碼LDPC碼是一種線性分組奇偶校驗碼，它采用基于因子圖的置信傳播(Belief Propagation，BP)迭代譯碼算法進行譯碼。其性能接近Turbo碼，不規(guī)則LDPC碼甚至超過Tur
2009-03-01 17:36:052334 
第十七講 譯碼器
6.4.1 二進制譯碼器一、二進制譯碼器 二、譯碼器CT74LS1381．邏輯圖。2．真值表。3．邏輯功能：4．
2009-03-30 16:22:269106 
譯碼器/數(shù)據(jù)分配器
一、譯碼器的定義及功能
譯碼是編碼的逆過程，它的功能是將具有特定含義的二進制碼進行辨別，并轉(zhuǎn)換成控制
2009-04-07 10:22:5318412 
譯碼器的定義及功能
譯碼是編碼的逆過程，它的功能是將具有特定含義的二進制碼進行辨別，并轉(zhuǎn)換成控制信號，具有譯碼功能的邏輯電路稱為譯碼器
2009-04-07 10:23:4220653 
集成電路譯碼器
1.74138集成譯碼器
上圖為常用的集成譯碼器74138，其功
2009-04-07 10:24:179766 
譯碼器,譯碼器是什么意思
譯碼器是組合邏輯電路的一個重要的器件，其可以分為：變量譯碼和顯示譯碼兩類?！ ∽兞?b class="flag-6" style="color: red">譯碼一
2010-03-08 16:32:185784 Turbo碼雖然具有優(yōu)異的譯碼性能，但是由于其譯碼復(fù)雜度高，譯碼延時大等問題，嚴重制約了Turbo碼在高速通信系統(tǒng)中的應(yīng)用。因此，如何設(shè)計一個簡單有效的譯碼器是目前Turb
2010-11-25 10:10:262375 
該文介紹了兩種Viterbi 譯碼器回溯譯碼算法，通過對這兩種算法硬件實現(xiàn)結(jié)構(gòu)上的優(yōu)化，給出了這兩種算法的FPGA 實現(xiàn)方法，比較了兩種實現(xiàn)方法的優(yōu)缺點。最后將其應(yīng)用在實際的Viter
2011-05-28 15:18:4833 本文設(shè)計的譯碼器，利用Tail-biting卷積碼的循環(huán)特性，采用固定延遲的算法與維特比算法結(jié)合,在FPGA上實現(xiàn)和驗證，能達到135.78 MHz時鐘
2011-08-05 11:57:375423 
利用ME算法實現(xiàn)結(jié)構(gòu)設(shè)計了一種低資源占用率、低成本的高速RS譯碼器。邏輯綜合及仿真結(jié)果表明,基于Altera公司CycloneII系列FPGA的RS(255,239)譯碼器,工作時鐘達210 MHz,可滿足數(shù)據(jù)速率1.68 Gb
2011-12-15 17:23:2828 本文介紹了 RS[ 255, 223 ]編譯碼器的 FPGA設(shè)計和基于線形反饋移位寄存器的編碼器設(shè)計 , 以及由伴隨式計算、關(guān)鍵方程求解、錢氏搜索、Forney算法等功能模塊組成的譯碼器。為了實現(xiàn)簡單
2012-05-22 10:43:4045 本軟件內(nèi)容為 電子工程師DIY：LED立方 中用到的74譯碼器的相關(guān)資料：74譯碼器數(shù)據(jù)表
2012-06-25 12:00:3199 介紹了符合CCSDS標(biāo)準的RS（255，223）碼譯碼器的硬件實現(xiàn)結(jié)構(gòu)。譯碼器采用8位并行時域譯碼算法，主要包括了修正后的無逆BM迭代譯碼算法，錢搜索算法和Forney算法。采用了三級流水線結(jié)構(gòu)實現(xiàn)
2013-01-25 16:43:4668 香農(nóng)的學(xué)生Gallager首次提出了LDPC碼的概念和完整的譯碼方法，目前LDPC碼正向著高速高增益的方向發(fā)展。文中針對目前對高速LDPC碼譯碼技術(shù)的迫切需求，以CCSDS標(biāo)準近地通信（8176，7154）
2013-07-26 11:17:000 動態(tài)顯示-譯碼器片選實現(xiàn)【匯編版】動態(tài)顯示-譯碼器片選實現(xiàn)【匯編版】動態(tài)顯示-譯碼器片選實現(xiàn)【匯編版】
2015-12-29 15:51:290 動態(tài)顯示-譯碼器片選實現(xiàn)【Ｃ語言】動態(tài)顯示-譯碼器片選實現(xiàn)【Ｃ語言】動態(tài)顯示-譯碼器片選實現(xiàn)【Ｃ語言】動態(tài)顯示-譯碼器片選實現(xiàn)【Ｃ語言】
2015-12-29 15:51:360 800Mbps準循環(huán)LDPC碼編碼器的FPGA實現(xiàn)
2016-05-09 10:59:2637 截短Reed_Solomon碼譯碼器的FPGA實現(xiàn)
2016-05-11 11:30:1911 譯碼器及其應(yīng)用實驗
2016-12-29 19:01:450 一種基于改進線性規(guī)劃的LDPC碼混合譯碼算法_陳紫強
2017-01-07 16:52:060 提出了一種實用的LDPC碼譯碼停止準則，利用信息節(jié)點的對數(shù)概率似然比來控制迭代次數(shù)，避開了設(shè)置停止準則門限，可以很快判斷出譯碼情況，較其他方法省去了大量繁雜的計算。
2017-09-07 19:38:1110 提出了RS編碼的實現(xiàn)方法，并對編碼進行了時序仿真。仿真結(jié)果表明，該譯碼器可實現(xiàn)良好的糾錯功能。 RS（ReedSolomon）碼是差錯控制領(lǐng)域中的一種重要線性分組碼，既能糾正隨機錯誤，又能糾正突發(fā)錯誤，且由于其出色的糾錯能力，已被NASA、ESA、CCSDS等空間組織接受
2017-10-17 11:21:3247 的低運算復(fù)雜度、低誤碼平臺譯碼的改進算法。 該算法校驗節(jié)點的運算采用修正最小和算法，外信息的更新采用串行方式，既保持了串行和積算法在有限迭代次數(shù)下譯碼門限低的優(yōu)點，又降低了節(jié)點運算復(fù)雜度和誤碼平臺。用定點DSP芯片實現(xiàn)的非規(guī)則LDPC碼譯碼器的實測結(jié)果表明，該算法能以較低的實現(xiàn)復(fù)雜度獲
2017-10-20 10:41:110 為了解決在RS譯碼中存在的譯碼過程復(fù)雜、譯碼速度慢和專用譯碼器價格高等問題，以RS（255，239）碼為例，采用了基于改進的無求逆運算的Berlekamp-Massey（ BM）迭代算法。結(jié)合FP
2017-11-07 15:27:0615 量化位數(shù)。然后基于該算法和這3個參數(shù)設(shè)計了一種全新的、高速部分并行的DSC譯碼器。該譯碼器最大限度地實現(xiàn)了譯碼效率、譯碼復(fù)雜度、FPGA資源利用率之間的平衡，并在Xilinx XC7VX485T芯片上實現(xiàn)了該譯碼器，其吞吐率可達197 Mb/s。
2017-11-16 12:59:013910 
該文通過對低密度校驗(LDPC)碼的編譯碼過程進行分析，提出了一種基于FPGA 的LDPC 碼編譯碼器聯(lián)合設(shè)計方法，該方法使編碼器和譯碼器共用同一校驗計算電路和復(fù)用相同的RAM 存儲塊，有效減少
2017-11-22 07:34:015141 
通過正確配置譯碼器的使能輸入端，可以將譯碼器的位數(shù)進行擴展。例如，實驗室現(xiàn)在只有3線- 8線譯碼器（如74138），要求我{ ］實現(xiàn)一個4線-16線的譯碼器。該如何設(shè)計呢？圖1是其中的一種解決方案
2017-11-23 08:44:5336737 
中小長度的數(shù)據(jù)報文業(yè)務(wù)為主，所以突發(fā)通信中的Turbo碼的碼長也是中等長度以下的。本文面向突發(fā)數(shù)據(jù)通信中的信道編碼應(yīng)用，研究了短幀長Turbo碼編譯碼算法的FPGA實現(xiàn)。實現(xiàn)中采用了優(yōu)化的編譯碼算法，以降低譯碼復(fù)雜度和譯碼延時。最后仿真和測試了Turbo譯碼器的糾錯性能和吞吐量。
2018-07-12 08:15:004457 
信息協(xié)調(diào)是量子密鑰分發(fā)中的關(guān)鍵步驟，基于LDPC實現(xiàn)量子信息協(xié)調(diào)是當(dāng)前國內(nèi)外研究的焦點。目前QKD系統(tǒng)LDPC譯碼器普遍采用單碼字順序譯碼機制設(shè)計，且采用的是性能較差的準循環(huán)LDPC碼，LDPC
2017-11-25 10:10:462 本文首先介紹了譯碼器的定義與譯碼器的分類，其次介紹了譯碼器的作用和譯碼器的工作原理，最后介紹了譯碼器的邏輯功能。
2018-02-08 14:04:06117883 
本文主要介紹了譯碼器的分類和應(yīng)用。譯碼器指的是具有譯碼功能的邏輯電路，譯碼是編碼的逆過程，它能將二進制代碼翻譯成代表某一特定含義的信號（即電路的某種狀態(tài)），以表示其原來的含義。譯碼器可以分為：變量
2018-04-04 11:51:1246150 
的重視。基于準循環(huán)LDPC（QC-LDPC）碼結(jié)構(gòu)特點，提出了一種支持多種碼率QC-LDPC 譯碼器的設(shè)計方法，并設(shè)計實現(xiàn)了一個能夠?qū)崟r自適應(yīng)支持三個不同H 陣的通用QC-LDPC 譯碼器。
2019-01-08 09:22:003913 
可編程邏輯技術(shù)的不斷發(fā)展，其高密度、低功耗、使用靈活、設(shè)計快速、成本低廉、現(xiàn)場可編程和反復(fù)可編程等特性，使FPGA逐步成為Viterbi譯碼器設(shè)計的最佳方法。項目目的是用FPGA實現(xiàn)一個Viterbi譯碼器。
2019-04-24 08:29:003644 
，提出一種在FPGA設(shè)計中，采用全并行結(jié)構(gòu)、判決信息比特與路徑信息向量同步存儲以及路徑度量最小量化的譯碼器優(yōu)化實現(xiàn)方案。測試和試驗結(jié)果表明，該方案與傳統(tǒng)的譯碼算法相比，具有更高的速度、更低的時延和更簡單的結(jié)構(gòu)。
2020-08-11 17:41:231390 
為塊準循環(huán)結(jié)構(gòu)，從而能夠并行化處理譯碼算法的行與列操作。使用這個架構(gòu)，我們在Xilinx Virtex-5 LX330 FPGA上實現(xiàn)了（8176，7154）有限幾何LDPC碼的譯碼器，在15次迭代的條件下其譯碼吞吐量達到800Mbps。
2021-01-22 15:08:399 針對一類規(guī)則（r，c）-LDPC（low-density parity check）碼，提出了一種基于Turbo譯碼算法的高吞吐量存儲器效率譯碼器。與傳統(tǒng)的和積譯碼算法相比，Turbo譯碼算法對多個
2021-02-03 14:46:009 結(jié)構(gòu)化LDPC碼可進行相應(yīng)擴展通過對編譯碼算法，優(yōu)化編譯碼結(jié)構(gòu)進行調(diào)整，降低了編譯碼囂硬件實現(xiàn)中的關(guān)鍵路徑遲延，并采用Xilinx公司的Virtex一4 VLX80 FPGA芯片實現(xiàn)了一個碼長10 240，碼率1／2的非正則結(jié)構(gòu)化LDPC碼編碼器和譯碼器。實現(xiàn)結(jié)果表明：該編碼器信息吞吐量為1．878 Gb／
2021-03-26 15:58:0012 給出了跳頻系統(tǒng)中 Turbo碼譯碼器的FPGA（ field programmable gate array）實現(xiàn)方案。譯碼器采用了MaxLog-map譯碼算法和模塊化的設(shè)計方法，可以對不同幀長
2021-04-01 11:21:465 基于FPGA的800Mbps準循環(huán)LDPC碼譯碼器
2021-06-08 10:31:3126 關(guān)于Actel 的FPGA的譯碼器的VHDL源代碼(通信電源技術(shù)期刊2020年第14期)-關(guān)于Actel 的FPGA的譯碼器的VHDL源代碼。適合感興趣的學(xué)習(xí)者學(xué)習(xí)，可以提高自己的能力，大家可以多交流哈
2021-09-16 15:18:0111 譯碼器1. 譯碼器定義譯碼器是一種用以檢測輸入位（碼）的特定組合是否存在，并以特定的輸出電平來指示這種特定碼的存在的數(shù)字電路?！稊?shù)字電子技術(shù)基礎(chǔ)系統(tǒng)方法》譯碼器的功能是將具有特定含義的二進制碼
2021-11-24 12:21:029 一聽到三八譯碼器這個東西可能會感覺有點熟悉，其實在STC89C51系列單片機中，里面就有一個三八譯碼器，就是一開始的流水燈程序，LED0-7這八個LED！但是怎么在FPGA中實現(xiàn)三八譯碼器呢？其實很簡單。
2023-04-26 15:38:213893 
譯碼器的邏輯功能是將每個輸入的二進制代碼譯成對應(yīng)的輸出的高、低電平信號。常用的譯碼器電路有二進制譯碼器、二--進制譯碼器和顯示譯 碼器。譯碼為編碼的逆過程。它將編碼時賦予代碼的含義“翻譯”過來。實現(xiàn)
2023-04-26 15:39:408341 
譯碼器
要把二進制碼還原成十進制數(shù)就要用譯碼器。它也是由門電路組成的，現(xiàn)在也有集成化產(chǎn)品供選用。
2023-04-30 16:31:003720 
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