“ 靜電放電（Electorstatic Discharge，ESD）是指電荷瞬間從一個(gè)物體移到另一個(gè)物體上，形成一個(gè)電荷轉(zhuǎn)移的過程的現(xiàn)象，即具有不同靜電電勢（電位差）的物體或表面之間的靜電電荷轉(zhuǎn)移。ESD會造成電子元件系統(tǒng)受到過度電性破壞，從而影響其電路功能，使電子產(chǎn)品工作不正?；驘o法工作。”

ESD現(xiàn)象所涉及的物理機(jī)制特別復(fù)雜，人工計(jì)算很難得到放電水平和防護(hù)器件性能參數(shù)的精確值，僅能通過測試驗(yàn)證的手段獲得分析結(jié)果，但流片和打板驗(yàn)證耗費(fèi)大量時(shí)間和成本，會使公司在激烈競爭中處于不利的地位。因此，引入合適的仿真模擬手段是十分有必要的。下面通過一個(gè)簡單的案例描述Sigrity Speed2000 ESD仿真流程，看它可以如何幫助工程師在投產(chǎn)前進(jìn)行ESD方面的模擬分析工作。

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案例簡述

4層PCB板，放電點(diǎn)如下圖所示，trace1、trace2分別連到top層的芯片ic1和ic2，信號網(wǎng)絡(luò)分別為t0與t1，電源網(wǎng)絡(luò)VDD，地網(wǎng)絡(luò)GND，bottom層放置多個(gè)decup電容。

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仿真方案

Step 1 ：采用ESD槍模型，分析在不做任何ESD處理狀態(tài)下芯片信號及電源管腳的電壓波形。靜電過程中不僅會影響放電pin所在trace1的電壓，也會通過耦合影響電源和相鄰trace2的電壓，因此ic2的信號、電源一起仿真；

Step 2 ：優(yōu)化仿真，評估ESD電容添加與否的影響，分析TVS管的作用；

Step 3 ：提取芯片管腳上的電壓作為噪聲，分析靜電放電如何影響信號、電源，分析是否會導(dǎo)致信號電平無法識別等問題。

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靜電槍模型

基于IEC-61000-4-2或者EN-61000-4-2 p.19標(biāo)準(zhǔn)定義放電模型，均是以人體放電模式HBM（Human Body Mode）模擬。

EMC標(biāo)準(zhǔn)是以電流波形來定義靜電槍的輸出。輸出分兩段：第一段的上升時(shí)間很短（0.71ns），但電流峰值極高（3.75A/KV），此段反映的是HBM放電時(shí)，手臂累積的靜電荷瞬間放電的結(jié)果；第二段（1060ns）則反映身體累積電荷的釋放結(jié)果。

軟件定義的槍模型模擬該電流波形，對板子進(jìn)行激勵，槍模型原理圖和模型描述如下，為軟件給出的缺省模型，無需工程師手動重新定義，當(dāng)然也是可以在edit model界面修改模型參數(shù)或拓?fù)?，定義屬于自己的ESD槍模型。

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仿真過程

• Step1——無ESD防護(hù)措施的仿真
  Speed2000的ESD Simulation流程如下：

Layout層疊檢查和設(shè)置、網(wǎng)絡(luò)選擇：

添加ESD槍模型（這里用默認(rèn)參數(shù)），將ESD槍放置到layout中的放電處：

添加ic1和ic2的電源和信號管腳的電壓觀測點(diǎn)：

在ESD槍處添加電流觀測點(diǎn)，以檢查模型的電流波形是否符合要求：

Speed2000的求解引擎為3D時(shí)域算法FDTD，因此需要設(shè)置Mesh，選擇自動生成Mesh，設(shè)置仿真時(shí)間和其他仿真選項(xiàng)：

仿真結(jié)果如下，ic1信號管腳為直接放電信號，ic2信號管腳為走線耦合信號，ic1和ic2電源管腳評估電源平面耦合結(jié)果。可以看到在不加靜電處理措施的情況下，ic1芯片信號管腳的電壓在ESD沖擊下可以達(dá)到14V，而且在首次放電結(jié)束后會有很多振蕩產(chǎn)生，這些噪聲信號都將使信號電平被淹沒其中而不被識別。而通過耦合到達(dá)ic2信號管腳處的噪聲為3V左右。另外通過平面耦合到兩個(gè)芯片電源管腳的噪聲大概在2.5V。

ESD槍電流波形如下，驗(yàn)證滿足標(biāo)準(zhǔn)的要求。

Step2——ESD防護(hù)措施仿真

使能所有電容（相當(dāng)于添加ESD靜電電容），觀察仿真結(jié)果

仿真結(jié)果如下，藍(lán)色曲線為加ESD電容、紅色曲線為沒加ESD電容情況下，信號t0的芯片ic1管腳處電壓，可見ESD電容的添加可以降低放電噪聲幅度，該案例降低1V左右，并且去耦電容可以減輕噪聲的振蕩現(xiàn)象。

然后我們在放電處附近添加TVS器件，使用軟件自帶缺省模型，評估優(yōu)化效果。放置位置如下：

TVS模型描述如下：

ESD槍電流波形的仿真結(jié)果如下，藍(lán)色為加tvs管、紅色為沒加tvs管的放電處電流曲線，可見是否添加TVS管對放電處的電流波形影響不大。

下圖是噪聲結(jié)果，藍(lán)色曲線為加tvs管、紅色曲線為沒加tvs管情況下，信號t0的芯片ic1管腳處電壓，可見添加TVS管可以大幅降低芯片端的放電噪聲，該案例從14V降低到2V左右，使得噪聲達(dá)到可控的程度。

下面為ic2通過走線耦合的信號管腳處噪聲對比和ic1/2電源管腳噪聲對比，藍(lán)色均為加tvs管的結(jié)果，紅色為沒加tvs管的結(jié)果，ic2信號管腳處耦合的噪聲明顯減少，兩個(gè)芯片電源管腳處耦合的噪聲也有所降低。

Step3——ESD噪聲影響SI的仿真

利用Speed2000的IBIS Simulation可以仿真放電噪聲如何影響信號質(zhì)量。其他設(shè)置同ESD仿真流程，在下圖所示位置添加信號激勵源TX1：

信號激勵源模型如下圖所示，本案例添加的是500Mbps的PRBS隨機(jī)碼

仿真結(jié)果如下，藍(lán)色為加tvs管、紅色為沒加tvs管情況下，信號接收端芯片ic1管腳處電壓，可見放電噪聲可以造成前期波形的嚴(yán)重變形，影響電平判斷，而加了TVS管后就修復(fù)了這一問題。

將信號源的速率提升到2Gbps，仿真結(jié)果如下，藍(lán)色為加tvs管、紅色為沒加tvs管的結(jié)果，可見隨著速率的提升，放電噪聲的影響會越大，而且TVS管的作用再次得到驗(yàn)證。

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仿真結(jié)論

本文通過一個(gè)案例的形式，描述了Sigrity Speed2000是如何針對ESD問題進(jìn)行仿真分析，ESD仿真流程可以幫助我們模擬出放電電壓能夠達(dá)到什么程度，提供ESD激勵槍模型，可以很方便地進(jìn)行放電模擬；支持添加電容、TSV等防護(hù)器件，評估防護(hù)電路設(shè)計(jì)的效果；另外，還能配合IC器件的IO模型或定義信號激勵源，評估ESD產(chǎn)生的噪聲對信號完整性影響的程度，幫助原理、PCB、仿真工程師在投產(chǎn)前對ESD影響和ESD防護(hù)設(shè)計(jì)做出合理判斷。