摘要： 為解決ADS-B系統(tǒng)通信時的信號交織問題，結合FPGA的工作特點和實時系統(tǒng)的要求，對ADS-B交織檢測算法和解交織算法進行優(yōu)化。針對交織檢測算法在實采數(shù)據(jù)驗證時需要變化處理信號的參數(shù)才能匹配判決域的問題，設計一種計算判斷交織檢測的動態(tài)門限值的方法，同時將解交織算法中特征向量、廣義逆矩陣等復雜的過程優(yōu)化為對某段信號的協(xié)方差矩陣求逆。實現(xiàn)結果表明，優(yōu)化后的算法適用于硬件實時系統(tǒng)，能有效分離ADS-B交織信號。

0 引言

廣播式自動相關監(jiān)視（Automatic Dependent Surveillance-Broadcast，ADS-B）作為國際民航組織（International Civil Aviation Organization，ICAO）主推的新一代監(jiān)視技術，結合衛(wèi)星導航、通信、機載設備以及地面設備等先進技術，能有效地提高運行安全水平，擴充空域容量，提升運行效率以及加強航空公司的運行控制能力。但隨著近年來ADS-B技術的快速發(fā)展，監(jiān)視者與飛機使用ADS-B進行通信時，經(jīng)常發(fā)生信號之間的交織現(xiàn)象，交織后的信號無法被接收機正常譯碼，給通信帶來困難。基于公開的文獻，現(xiàn)階段國內外的接收機主要通過拋棄交織信號中的其中一條信號來處理交織問題，目前，國內外研究院所正在也在積極展開對交織信號處理的研究工作，因此，根據(jù)實際需求，設計能夠進行實時信號解交織處理的接收機是非常有意義的。針對ADS-B信號交織問題，在交織檢測方面，大多是求得一個交織信號奇異值分解后的特征值關于時間的函數(shù)，根據(jù)曲線來確定合適的閾值并估計交織時刻；在交織信號分離方面，有ADS-B強FRUIT干擾環(huán)境中的解交織方法、累加分類和空域濾波等解交織方法。但上述算法有的要求緩存一整條交織信號、有的涉及高階統(tǒng)計量，計算復雜，不適用于硬件實時系統(tǒng)。

基于現(xiàn)有公開文獻，發(fā)現(xiàn)基于二陣元特征值的交織檢測方法和投影算法兩種算法的研究都是建立在陣列信號模型的基礎上，效果穩(wěn)定且優(yōu)化后能夠降低計算量，適于硬件實現(xiàn)。本文基于現(xiàn)場可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）器件對上述兩種算法進行優(yōu)化設計，以降低計算復雜度，減少硬件資源的占用，完成解交織系統(tǒng)的設計實現(xiàn)并通過天線接收ADS-B信號進行處理驗證其性能。

1 信號模型

采用5個陣元組成的十字陣列天線接收ADS-B信號源，其中陣元天線在時刻t接收到的信號表示為：

2 算法原理與優(yōu)化

2.1 算法原理

完成信號解交織系統(tǒng)，需要實現(xiàn)兩個算法，首先在交織檢測方面，利用基于二陣元特征值的交織檢測方法判斷信號是否出現(xiàn)交織以及如果信號發(fā)生交織，判斷出交織時刻；然后在交織信號分離方面，利用投影解交織算法對信號進行解交織。

2.1.1 基于二陣元特征值的交織檢測方法

基于二陣元特征值的交織檢測方法利用兩路陣元信號計算其協(xié)方差矩陣并分解得到特征值，設計算協(xié)方差矩陣的快拍數(shù)為K，則小特征值服從自由度為2K的卡方分布，其概率密度函數(shù)為：

利用假設檢驗實現(xiàn)對信號的交織檢測，原假設H0：數(shù)據(jù)段內的信號不多于1個，備擇假設H1：數(shù)據(jù)段內至少包含兩條信號。以兩路陣元信號協(xié)方差矩陣的小特征值作為檢驗統(tǒng)計量，置信水平為α時的判決域為：

如果小特征值位于判決區(qū)域，則拒絕原假設，認為數(shù)據(jù)段至少包含兩條信號。

2.1.2 投影算法

投影算法是基于兩個ADS-B信號在時間上存在部分重疊。從圖中可以看到在t1到t2只存在第一條源信號，t3到t4只存在第二條源信號。如果在交織檢測模塊中判斷出信號在t2到t3處出現(xiàn)交織，則分別對t1到t2和t3到t4兩段單獨信號源進行奇異值分解得到其最大奇異值對應的特征向量m1和m2，并分別求其特征向量對應的MOORE-PENROSE廣義逆矩陣m1+和m2+，由此得到原信號的估計值為：

2.2 算法優(yōu)化

2.2.1 基于二陣元特征值的交織檢測方法的優(yōu)化

在基于二陣元特征值的交織檢測方法中，由于需要把兩路陣元信號協(xié)方差矩陣分解的小特征值作為檢驗統(tǒng)計量，因此要求對兩路陣元信號做歸一化和標準化處理，也就是說在硬件實現(xiàn)中需要緩存整條交織信號然后根據(jù)信號信息對信號完成歸一化和標準化之后才能求解特征值來對比判決域判斷信號是否出現(xiàn)交織。顯然不能滿足實時系統(tǒng)的要求，并且會占用大量資源從而為硬件實現(xiàn)增加難度。因此根據(jù)基于二陣元特征值的交織檢測方法設計出一種計算交織檢測動態(tài)門限值的方法以適用于硬件實時系統(tǒng)。

在實際的硬件處理中，采用每隔一定的快拍數(shù)就對到來的信號做一次協(xié)方差矩陣計算并直接分解其特征值，并從ADS-B信號開始時對每個小特征值進行標準化處理，根據(jù)得到的小特征值和卡方分布的原理計算出交織檢測的動態(tài)門限值。根據(jù)卡方分布的原理：

其中等式右邊th為在卡方分布中置信度為α時的判決門限值；等式左邊為對小特征值標準化的實時處理，eig表示小特征值，m1表示小特征值的均值，m2表示小特征值的平方的均值。根據(jù)式可計算出動態(tài)門限值：

如果小特征值大于門限值即判斷信號出現(xiàn)交織。

2.2.2 投影算法的優(yōu)化

在2.1.2小節(jié)中提到的投影算法由于特征向量和廣義逆矩陣在FPGA中需要復雜的計算，將其優(yōu)化為對協(xié)方差矩陣求逆，而且原算法中在估計第一條源信號時，首先需要得到第二條源信號的信息，因而不能滿足硬件實時系統(tǒng)的要求，因此，在本次解交織的硬件實現(xiàn)中通過計算第一條源信號一定快拍數(shù)的協(xié)方差矩陣m1，并且計算其協(xié)方差矩陣的逆m1+，通過計算估計出源信號：

3 系統(tǒng)實現(xiàn)

本文采用Verilog語言實現(xiàn)前文描述的解交織系統(tǒng)，使用的軟件為ISE 14.4， FPGA芯片為Xilinx的Virtex5系列。

3.1 系統(tǒng)硬件結構

解交織系統(tǒng)的硬件實現(xiàn)結構。系統(tǒng)在工作時，射頻信號經(jīng)過十字陣列天線進入下變頻器，將1 090 MHz 的ADS-B射頻信號轉換為10 MHz的中頻信號，再經(jīng)過模數(shù)轉換模塊形成數(shù)字中頻信號進入FPGA1，在FPGA1中，對數(shù)字中頻信號數(shù)據(jù)作預處理和ADS-B信號解交織系統(tǒng)的具體實現(xiàn)，3.2節(jié)將具體介紹FPGA1的功能設計。接著，F(xiàn)PGA1將處理后的數(shù)據(jù)傳輸?shù)紽PGA3，F(xiàn)PGA3中有ADS-B接收機功能，當它在某一時刻檢測到一條ADS-B信號時，將向FPGA1發(fā)送一條幀有效信號，F(xiàn)PGA1以此來確定ADS-B信號開始時刻，并從此時開始做ADS-B信號的交織檢測和解交織處理。

3.2 FPGA1功能設計

本文所實現(xiàn)的ADS-B交織檢測和解交織系統(tǒng)的硬件設計與實現(xiàn)均在FPGA1中完成，本節(jié)將介紹FPGA1的功能設計。

FPGA1在工作時，首先對經(jīng)過模數(shù)轉換的數(shù)字中頻信號進行信號預處理，包括對數(shù)據(jù)做希爾伯特變換、去直流分量和下采樣數(shù)據(jù)復用；之后，預處理后的數(shù)據(jù)進入?yún)f(xié)方差矩陣計算模塊得到5×5的協(xié)方差矩陣，同時在交織檢測模塊中利用其中2×2的協(xié)方差矩陣分解求出雙天線下的特征值，并根據(jù)2.2.1節(jié)優(yōu)化的計算方式進一步求出判決門限值，對ADS-B信號是否出現(xiàn)交織進行檢測；如果信號未出現(xiàn)交織，則原信號輸出至FPGA3接收機，一旦發(fā)現(xiàn)信號出現(xiàn)交織則協(xié)方差矩陣累加模塊根據(jù)幀有效信號和信號出現(xiàn)交織的時刻對交織前的五陣元協(xié)方差矩陣進行累加、求逆，然后根據(jù)2.2.2節(jié)中解交織的優(yōu)化方式進行信號解交織計算，并將解交織后的兩條信號按照先后順序替換在交織時刻后的原信號中輸出。

4 系統(tǒng)測試

分別利用不同功率的交織信號對實現(xiàn)后的解交織系統(tǒng)進行測試，信號源為ADS-B發(fā)射系統(tǒng)通過兩根發(fā)射天線發(fā)射的交織信號，用上位機軟件控制其發(fā)射功率，信號源的產(chǎn)生方式如圖4所示，同時使用5陣元十字陣列天線接收交織信號。接收交織信號并成功解交織后，F(xiàn)PGA3接收機會返回幀有效信號，可以在ChipScope中觀察并作為信號是否解交織成功的依據(jù)。

為經(jīng)過信號預處理后的發(fā)射交織時間為60 ？滋s的ADS-B交織信號，隨后進入交織檢測模塊輸出jz_detect判斷交織時刻然后進行信號解交織后的信號如圖6所示。其中jz_detect表示交織檢測標志，當信號出現(xiàn)交織時，標志置1，反之為0；bit_decoding表示從FPGA3接收機中返回的幀有效信號，代表成功解碼ADS-B信號。由圖6可以看到，將圖5中的交織信號分離為兩條ADS-B信號，并解碼成功。

利用ADS-B發(fā)射機發(fā)射不同功率的交織信號對解交織系統(tǒng)進行測試，發(fā)現(xiàn)影響解交織系統(tǒng)分離信號成功率的因素有交織信號的功率差和交織信號的首條信號功率的大小。如圖7所示，固定交織信號的首條信號功率不變然后改變第二條信號的功率，發(fā)現(xiàn)隨著交織的兩信號功率差的增大，解交織成功率逐漸增大至穩(wěn)定在0.85左右。之后取交織中兩信號功率差在3 dB不變，通過同時增加交織信號兩信號的功率，如圖8所示，發(fā)現(xiàn)解交織成功率隨著交織信號的首條信號功率的增大而增大。

5 結論

針對ADS-B信號的交織問題，對基于特征值的交織檢測方法和解交織方法進行深入分析并根據(jù)FPGA實時系統(tǒng)的特點對算法進行優(yōu)化改進，同時設計一種計算交織檢測門限值的方法，減少了其硬件實現(xiàn)資源消耗，并據(jù)此在FPGA中設計實現(xiàn)解交織系統(tǒng)，在實測中性能穩(wěn)定，證明了本文中設計方案的有效性與可行性，解決了目前國內外市場上接收機無法對ADS-B信號實時解交織的問題，可為未來ADS-B解交織系統(tǒng)在民航領域的實際應用提供參考，具有一定的現(xiàn)實意義。