一、 時(shí)鐘及鎖相環(huán)

ADSP-BF531處理器使用來自外部晶體的正弦輸入，或經(jīng)過緩沖整形的外部時(shí)鐘。如果使用外部時(shí)鐘，該時(shí)鐘信號(hào)應(yīng)是TTL兼容信號(hào)，而且正常運(yùn)行時(shí)，此時(shí)鐘不能停止、改變、或低于指定的頻率。此外部時(shí)鐘應(yīng)連到DSP的CLKIN引腳，且XTAL引腳必須懸空。

由于ADSP-BF531處理器有片內(nèi)振蕩電路，所以也可以使用外部晶振。外部晶振應(yīng)當(dāng)連接到CLKIN和XTAL引腳，并與兩個(gè)電容相連。電容值取決于晶振的類型，應(yīng)當(dāng)由晶振廠商提供。內(nèi)核時(shí)鐘（CCLK）和系統(tǒng)外設(shè)時(shí)鐘（SCLK）可由輸入時(shí)鐘（CLKIN）信號(hào)獲得，如圖5-1所示。用戶通過設(shè)置PLL_CTL中的倍頻因子，可使片上PLL倍頻CLKIN信號(hào)， CLKIN與倍頻因子的乘積為PLL輸出（VCO）的中間時(shí)鐘，內(nèi)核時(shí)鐘（CCLK）和系統(tǒng)外設(shè)時(shí)鐘（SCLK）就是由VCO產(chǎn)生。

圖5-1 PLL 結(jié)構(gòu)框圖

用戶可以通過四個(gè)MMR寄存器來操作或者讀取PLL的狀態(tài)。分別為分頻寄存器（PLL_DIV），PLL控制寄存器（PLL_CTL），PLL狀態(tài)寄存器(PLL_STAT)和PLL鎖定計(jì)數(shù)寄存器（PLL_LOCKCNT）。四個(gè)寄存器都是16位的，訪問時(shí)候需要注意對(duì)齊問題。

表5-1 PLL_DIV（地址：0XFFC0 0004 復(fù)位值0x0005）

表5-2 PLL_CTL（地址：0XFFC0 0000 復(fù)位值0x1400）

表5-3 PLL_STAT（地址：0XFFC0 000C 復(fù)位值0x00A2 只讀）

當(dāng)用戶改變鎖相環(huán)輸出頻率時(shí)，鎖相環(huán)需要一段過渡時(shí)間，來穩(wěn)定到新的輸出頻率，PLL_LOCKCNT寄存器所定義的時(shí)鐘計(jì)數(shù)就是設(shè)置新的時(shí)鐘頻率后，鎖相環(huán)鎖定需要的周期數(shù)。

二、 電源管理

1.??? 動(dòng)態(tài)電源管理控制器

ADSP-BF531的動(dòng)態(tài)電源管理控制器（DPMC）與PLL結(jié)合，使用戶能夠動(dòng)態(tài)地控制處理器的性能和功耗。用戶可以利用DPMC提供下面的功能，對(duì)性能和功耗進(jìn)行控制。

多種運(yùn)行模式——ADSP-BF531有4種不同的運(yùn)行模式，每個(gè)模式的性能和功耗都不同；

外設(shè)時(shí)鐘——用戶可以控制外設(shè)時(shí)鐘的關(guān)斷和接通，當(dāng)一個(gè)外設(shè)處于空閑或者未被使用時(shí)，可以節(jié)省功耗；

電壓控制——ADSP-BF531提供一個(gè)片上電壓調(diào)節(jié)器，利用buck技術(shù)，它能夠操縱Blackfin處理器內(nèi)核的內(nèi)部電壓，從而進(jìn)一步降低功耗。

2.??? 運(yùn)行模式

ADSP-BF531有4種運(yùn)行模式，每種模式有不同的性能/功耗特性，此外，動(dòng)態(tài)功率管理有動(dòng)態(tài)地改變處理器內(nèi)核供電電壓的控制功能，進(jìn)一步降低功耗?？刂泼恳粋€(gè)ADSP-BF531處理器外設(shè)的時(shí)鐘也能降低功耗，表5-4總結(jié)了各種模式的運(yùn)行特性。

表5-4 運(yùn)行模式

(1)? 全速模式

全速模式是Blackfin的最高性能模式。在該模式中，PLL被全能并且不被旁路，該模式是Blackfin正常執(zhí)行時(shí)的狀態(tài)，處理器和所有被使能的外設(shè)以全速運(yùn)行。在該模式下，輸入時(shí)鐘（CLKIN）對(duì)內(nèi)核時(shí)鐘（CCLK）的頻率比不能被改變。DMA存取可用于L1存儲(chǔ)器，處理器可以從全速模式切換到活動(dòng)、休眠或深度休眠模式。

(2)? 活動(dòng)模式

在此模式下，PLL被使能，但被旁路。因?yàn)镻LL被旁路，處理器內(nèi)核時(shí)鐘（CCLK）和系統(tǒng)時(shí)鐘（SCLK）運(yùn)行于輸入時(shí)鐘（CLKIN）頻率下。在此模式下，CLKIN到CCLK倍頻可變，直到進(jìn)入全速運(yùn)行模式。通過適當(dāng)?shù)嘏渲肔1存儲(chǔ)器，可以進(jìn)行DMA訪問。

在激活模式下，通過PLL控制寄存器（PLL_CTL）能夠禁止PLL。如果被禁止，在轉(zhuǎn)換到全速或休眠模式前必須被使能。

(3)? 休眠模式

休眠運(yùn)行模式通過關(guān)閉處理器內(nèi)核（CCLK）的時(shí)鐘來降低功耗，然而PLL和系統(tǒng)時(shí)鐘（SCLK）仍在運(yùn)行。一般通過外部事件或RTC活動(dòng)來喚醒處理器。此模式下喚醒的出現(xiàn)將會(huì)使處理器檢查PLL控制寄存器（PLL_CTL）中旁路位（BYPASS）的值。如果旁路位被關(guān)閉，處理器將切換到全速運(yùn)行模式。如果旁路位使能，處理器將切換到活動(dòng)運(yùn)行模式。

休眠模式時(shí)，系統(tǒng)DMA不支持對(duì)L1存儲(chǔ)器的訪問。在休眠模式下，一個(gè)喚醒事件可以使處理器切換到下面兩個(gè)模式之一：

如果PLL_CTL中的BYPASS位被置位，則進(jìn)行活動(dòng)模式；

如果PLL_CTL中的BYPASS位被清零，則進(jìn)行全速模式。

(4)? 深度休眠模式

深度休眠模式通過停止PLL、CCLK和SCLK，達(dá)到最省電效果。在該方式中，除了實(shí)時(shí)時(shí)鐘（RTC）外，處理器內(nèi)核以及所有其他外設(shè)都被禁止。該模式下不支持DMA。

在深度休眠模式中，DEEP_SLEEP輸出管腳輸出有效電平。深度休眠方式只能被RTC中斷或硬件復(fù)位事件激活。一個(gè)RTC中斷使處理器切換到活動(dòng)模式，一次硬件復(fù)位啟動(dòng)硬件復(fù)位序列。在深度休眠方式中，SDRAM的定時(shí)信號(hào)被關(guān)閉。在進(jìn)入深度休眠方式之前，軟件應(yīng)該保證將SDRAM中重要信息轉(zhuǎn)換到其他存儲(chǔ)器中。

3.??? 片上內(nèi)核電壓調(diào)節(jié)器

處理器內(nèi)部提供了一個(gè)開關(guān)模式電壓調(diào)節(jié)器，只需要幾個(gè)外部元件，就可以組成一個(gè)電壓可以設(shè)置的動(dòng)態(tài)電源模塊，為內(nèi)核供電。這樣，我們就可以根據(jù)不同的處理能力需求，來控制內(nèi)核電壓，達(dá)到按需供電的目的。以節(jié)約能量。如圖5-2所示，圖中VROUT為內(nèi)部調(diào)節(jié)器PWM 輸出，與PMOS、蓄能電感、肖特基二極管以及幾個(gè)相關(guān)的電容，組成典型的BUCK電路。

當(dāng)然，在不需要功率控制的情況下，這一部分電路也可以省略，可以用一個(gè)固定輸出的電路代替。MS531第一版就是采用SPX3819-1.2固定輸出的LDO作為內(nèi)核電源的。VCCINT的范圍為0.85~1.30V，不同電壓，能支持的最高頻率也是不同的。如果要想更好的性能 ，就得保證較高的內(nèi)核電壓。

圖5-2 電源調(diào)節(jié)器外部結(jié)構(gòu)

VR_CTL 寄存器控制著所有的偏上內(nèi)核電壓調(diào)節(jié)參數(shù)，寫入VR_CTL后，將會(huì)導(dǎo)致鎖相環(huán)重新鎖定。表5-5為VR_CTL寄存器各位的含義。

表5-5 VR_CTL（地址：0XFFC0 0008?? 復(fù)位值0x00DB）