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IIC協(xié)議驅動設計

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IIC 即 Inter-Integrated Circuit（集成電路總線），這種總線類型是由飛利浦半導體公司在八十年代初設計出來的一種簡單、雙向、二線制、同步串行總線，主要是用來連接整體電路（ICS） ，IIC是一種多向控制總線，也就是說多個芯片可以連接到同一總線結構下，同時每個芯片都可以作為實時數(shù)據(jù)傳輸?shù)目刂圃?。這種方式簡化了信號傳輸總線接口。

I2C 總線是一種串行數(shù)據(jù)總線，只有二根信號線，一根是雙向的數(shù)據(jù)線 SDA，另一根是時鐘線 SCL，兩條線可以掛多個設備。IIC 設備（絕大多數(shù)）里有個固化的地址，只有在兩條線上傳輸?shù)闹档扔?IIC 設備的固化地址時，其才會作出響應。通常我們?yōu)榱朔奖惆?IIC 設備分為主設備和從設備，基本上誰控制時鐘線（即控制SCL的電平高低變換）誰就是主設備。

A段為空閑段，在不進行數(shù)據(jù)傳輸時，SCL 和 SDA 保持為高電平。

B段為起始段（START CONDItiON），在進行任何數(shù)據(jù)傳輸前，都應該先有一個起始段。當 SCL 為高電平期間，SDA有一個從高到低的變化視為起始段。

C段為結束段（STOP CONDITION），在數(shù)據(jù)傳輸結束后，都應該有一個結束段。當SCL為高電平期間，SDA有一個從低到高的變化視為結束段。

D段分為兩段數(shù)據(jù)有效段（ADDRESS OR ACKNOWLEDGE）和數(shù)據(jù)修改段（DATA ALLOWED TO CHANGE）。在傳輸數(shù)據(jù)時，在 SCL 為高電平期間，SDA 不能夠發(fā)生改變，視為數(shù)據(jù)有效段；在傳輸數(shù)據(jù)時，在 SCL 為低電平期間，SDA 可以發(fā)生改變（修改為下一個要發(fā)送的bit），視為數(shù)據(jù)修改段。

IIC的傳輸總結為：空閑時，SCL 和 SDA 都是高電平；發(fā)送信息前，首先發(fā)送起始段（SCL為高時，SDA有一個從高到低的變化）；在發(fā)送信息時，每一個 SCL 脈沖，發(fā)送或者接收1bit，該bit在SCL為低電平時發(fā)生改變，在SCL為高電平時，保持穩(wěn)定；發(fā)送信息完成后，發(fā)送結束段（SCL 為高時，SDA 有一個從低到高的變化）。

SDA的數(shù)據(jù)線是雙向傳輸?shù)?。在讀取時，SDA 從從設備到主設備；在寫入時，SDA從主設備到從設備。

在 IIC 傳輸時，為了保證通信的成功。發(fā)送方每發(fā)送8 bit 數(shù)據(jù)后，要求接收方回復一個應答位。

應答位為低電平有效。

EEPROM（24LC64）簡介

24LC64是容量為8K*8bit（64Kbit）通信接口為IIC的EEPROM。EEPROM擁有掉電不丟失的功能，經常用來保存一些配置信息等等。這個器件可以一次進行最多32字節(jié)的頁寫入和一次進行整片讀出的功能。

A0、A1、A2為用戶可配置的芯片選擇端。該管腳一般都連接電源或者地，在通信時，24LC64作為從機，主機在發(fā)送的命令中存在地址號，當?shù)刂诽柵cA0、A1、A2管腳的電平相同時，該芯片視為被選中。

SDA和SCL為IIC協(xié)議中的時鐘線和數(shù)據(jù)線。

WP為寫保護端，當連接高電平時，該芯片只能夠被讀，不能夠寫入；當連接低電平或者空置時，該芯片可以被讀寫。

24LC64的寫入方式有兩種：單字節(jié)寫入和多字節(jié)寫入。

單字節(jié)寫入時序圖：

在控制字節(jié)中，1010為EEPROM的標號；A2、A1、A0為主機發(fā)送的地址號，接收設備接收到此信息后，會與本身的A2、A1、A0相對比，相同時，視為被選中；最后1bit，0表示寫入、1表示讀出。

在高字節(jié)地址中，高三位地址無效。24LC64的地址范圍為8K，地址位13位即可。13位地址分為高五低八，在IIC中規(guī)定每次發(fā)送8bit，所以高五的前面必須發(fā)送任意3bit。

多字節(jié)寫入時序圖：

DATA BYTE 0被寫入到指定的地址中，后續(xù)的數(shù)據(jù)寫入到指定地址的后續(xù)地址中。EEPROM中每32個字節(jié)分為一塊，寫入時不能跨塊寫入。

24LC64的讀出方式有三種：當前地址單字節(jié)讀、任意地址單字節(jié)讀和任意地址多字節(jié)讀。

當前地址單字節(jié)讀的時序圖如下：

當主機接收24LC64的數(shù)據(jù)后，不發(fā)送ACK，而是發(fā)送高電平。

任意地址單字節(jié)讀取時序圖，如下：

首先寫入指定地址，然后按照當前地址讀即可。

任意地址多字節(jié)讀，時序如下：

任意地址多字節(jié)讀就是在任意地址單字節(jié)讀的時序中，接收到從機發(fā)送的數(shù)據(jù)后，不要發(fā)送NO ACK而是發(fā)送ACK，此時從機就會繼續(xù)發(fā)送后續(xù)地址的數(shù)據(jù)，直到讀取的長度符合設計要求，然后發(fā)送NO ACK以及STOP結束傳輸。

下圖為24LC64的時序參數(shù)圖。

根據(jù)時序參數(shù)，決定將IIC的速率定為50KHz。發(fā)送時，數(shù)據(jù)改變在SCL的低電平的正中間；讀取時，在SCL高電平的正中間進行讀取。

IIC一般用在配置或者讀取少量的信息，對于速率來說要求相對較低。

硬件介紹

在開發(fā)板上，搭載了一個24LC64。

電路原理圖如下：

A0、A1、A2都被接地，主機再發(fā)送控制字節(jié)時，需要將此三位發(fā)送低電平。

WP管腳被接地，24LC64的整個片子都可以被讀寫。

雙向IO介紹

在IIC協(xié)議中，SDA作為數(shù)據(jù)線使用，每一個SCL的脈沖，傳遞一bit的數(shù)據(jù)。在讀取時，SDA由24LC64發(fā)送，F(xiàn)PGA接收；在寫入時，SDA由FPGA發(fā)送，24LC64接收。所以IIC協(xié)議只能實現(xiàn)半雙工通信。

在硬件電路中，一般是通過三態(tài)門來進行控制雙向IO。

此電路在FPGA的IO中也是存在的。下面來分析具體的工作原理。

三態(tài)門有三個端子，分別是輸入端（obuf），輸出端（SDA）和控制端（out_en）。工作方式為：當out_en有效時，obuf的值就可以輸出到SDA；當out_en無效時，obuf的值不能輸出到SDA，那么三態(tài)門就會輸出高阻態(tài)。

高阻態(tài)，字節(jié)理解為阻值特別大，也可以理解為斷開。高阻態(tài)與任何電平值相連接，所連接的線上的電平值都是和對方保持一致。在此可以延伸一下：所有的端口都是輸出，包括輸入端口在內，也會對外呈現(xiàn)出一種狀態(tài)，所以輸入端口對外呈現(xiàn)的狀態(tài)就是高阻態(tài)。對于雙向IO來說，輸出時，正常輸出即可；輸入時，就要呈現(xiàn)為高阻態(tài)。

設計要求

設計任意地址的單字節(jié)讀寫控制器。大多數(shù)是配置或者讀取少量的信息，對于多字節(jié)的讀寫，可以采用多次單字節(jié)的讀寫完成。

設計分析

24LC64的尋址范圍為8K，地址bit共計13bit，所以需要高5bit和低8bit。在有些兼容IIC協(xié)議接口的器件中，尋址范圍較少，8bit足夠表示，所以在設計時，設計出適合兩種尋址方式的驅動。

SCL的實現(xiàn)采用計數(shù)器控制，根據(jù)規(guī)定好的頻率，在合適的地方進行拉高或者拉低。由于SDA的變化都發(fā)生在SCL為高或者為低的中間，所以還需要產生對應的脈沖。

SDA根據(jù)協(xié)議和對應的脈沖進行發(fā)送對應的協(xié)議段。

架構設計和信號說明

本模塊命名為iic_drive。

暫不連接的端口，在后續(xù)測試時，會有其他模塊來控制或者讀取。

iic_drive設計實現(xiàn)

iic_scl采用計數(shù)器的方式實現(xiàn)。外部的時鐘為50MHz，iic_scl為100KHz，所以計數(shù)器需要記錄500個時鐘周期。

計數(shù)器由cnt_en控制。cnt_en有效時，cnt從0到500不斷循環(huán)；當cnt_en無效時，cnt保持等于0。

iic_scl在cnt等于0至249時，保持高電平；在250至499時，保持低電平。cnt等于125時，正好是iic_scl高電平的中間，用脈沖flag_high表示；cnt等于375時，正好是iic_scl低電平的中間，用脈沖flag_low表示。

其他信號采用狀態(tài)機作為輸出。out_en為三態(tài)門控制信號，sda_obuf為三態(tài)門輸出端，drive_cnt為發(fā)送或者接收的計數(shù)器，temp為發(fā)送或者接收的中間寄存器。

狀態(tài)轉移圖如下：

設計代碼為：

RTL仿真設計

在仿真時，需要外部提供ACK。如果直接仿真的話，由于外部沒有提供ACK，導致一直都會重復發(fā)送一小段。在仿真中，我們自己給出ACK的難度也比較大。

24LC64的廠商幫我們解決了這個問題，他們在造出這個芯片的同時，還設計出了可以幫助我們仿真調試的verliog模型。此模型放在msim->24LC64_sim_module中，文件名字為24LC64.v。此模型的sda也是雙向IO，所以在硬件設計時，會在此IO上加上拉電阻，在仿真時，我們也要模擬上拉電阻。

仿真設計如下：

pullup（iic_sda）：將iic_sda上加上拉電阻。

仿真時，在地址16’h5555（雖然高三位沒有用），寫入了8’ha；寫入完成后，又將此數(shù)據(jù)讀出。

當對24LC64進行寫入之后，它會進入到一個內部寫循環(huán)（和flash類似），在此期間，不接受任何指令。所以在仿真時，需要等待寫循環(huán)完成，時間為5ms（此參數(shù)在仿真模型中，可以進行修改）。

寫入的仿真圖如下：

讀出的仿真圖如下：

板級測試

上述的設計在使用時會有上游控制器進行控制，所以板級測試還需要設計控制器。在控制器中只需要某一個地址寫入數(shù)據(jù)，然后讀出即可。測試時，可以多次更換地址和數(shù)據(jù)，保證設計的正確性。

在測試時，將slave_addr、addr_sel、addr、wdata設置為定值。slave_addr為7’b1010_000，addr_sel為1’b1，addr為16’h5555，wdata為8’haa。

將上有控制器命名為test_ctrl，頂層命名為test。

test_ctrl模塊采用狀態(tài)機設計實現(xiàn)。

test_ctrl的設計代碼如下：

test模塊負責將test_ctrl和iic_drive模塊進行例化連接。將test模塊設置為頂層。

test模塊設計代碼如下：

板級測試采用邏輯分析儀測試。

采樣時鐘選擇外部的50MHz，采樣深度選擇32K。

觸發(fā)位置選擇post。

將iic_sda、iic_scl、test_ctrl模塊中的RD_WAIT和TESTDONE兩個狀態(tài)，共計四個信號進行觀測。

將RD_WAIT設置為上升沿觸發(fā)。進入此狀態(tài)時，剛剛寫入完成。

點擊觸發(fā)后，按一下復位鍵。

從波形圖中，可以分析出，在地址16’h5555中寫入了8’haa。

將RD_WAIT設置為donot care，將TESTDONE設置為上升沿，此時讀出剛剛完成。

觸發(fā)后，按一下復位按鍵。

可以看出在地址16’h5555的位置，讀出aa。

注意發(fā)送時，是在SCL的低電平的正中間；接收是在SCL的高電平的正中間；觀看波形時，要和標準的時序圖進行對比。

證明設計正確。

編輯：黃飛