隨著DSP芯片處理數(shù)據(jù)能力的提高，數(shù)字信號(hào)處理系統(tǒng)的精度要求也越來越高?？紤]到系統(tǒng)要求的是相對(duì)精度，而非絕對(duì)精度。為了獲得最佳相對(duì)精度，本文提出一種創(chuàng)新的解決方案，即在精密DAC后端使用可編程增益放大器(PGA)。

系統(tǒng)框架結(jié)構(gòu)

該系統(tǒng)主要包括以下幾個(gè)部分：DSP、DAC、DAC后端低通濾波電路以及兩個(gè)數(shù)字可編程運(yùn)放PGA205，如圖1所示。系統(tǒng)中DSP采用了TI公司的TMS320VC5402，它有一組程序總線和三組數(shù)據(jù)總線，高度并行性的算術(shù)邏輯單元ALU、專用硬件邏輯片內(nèi)存儲(chǔ)器、增強(qiáng)型HPI口和高達(dá)100MHz的CPU頻率，可以在一個(gè)周期里完成兩個(gè)讀和一個(gè)寫操作。
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圖1

D/A采用了ADI公司的一種16位、低功耗數(shù)模轉(zhuǎn)換器AD7846，實(shí)現(xiàn)了高速同步數(shù)模轉(zhuǎn)換?？删幊淘鲆娣糯笃鞑捎玫氖敲绹鳥B公司的具有低增益誤差的PGA205，它可采用4.5～18V的電源工作，通過與CMOS與TTL兼容的輸入端來設(shè)定增益，并能提供快速的穩(wěn)定時(shí)間。

硬件實(shí)現(xiàn)

TMS320VC5402和AD7846是通過VC5402的并行I/O接口來實(shí)現(xiàn)數(shù)據(jù)交換，通過地址線來對(duì)AD7846的四個(gè)數(shù)字邏輯進(jìn)行控制的。

將CS和R/W均置為低電平時(shí)，開始向該DAC寫數(shù)，經(jīng)過一段延時(shí)，將LDAC置為高電平，CLR置為低電平，DAC進(jìn)行數(shù)模轉(zhuǎn)換。最后，將R/W和CLR均置為低電平，即將該DAC鎖存器清零。當(dāng)然，也可以通過CPLD來對(duì)其進(jìn)行控制。 圖2是DSP和AD7846接口電路，圖中省略了控制信號(hào)的電平轉(zhuǎn)換電路部分以及DAC的參考電壓供電電路(AD7846由AD1580提供1.25V的單極性參考電壓，AD7846最終輸出單極性峰峰值為1.25V的正弦波)。DAC后端低通濾波采用10階1kHz巴特沃斯低通濾波電路，有很好的幅頻特性。 AD7846在16bit分辨率條件下為±1LSB，在此DAC后端的PGA達(dá)到穩(wěn)定狀態(tài)的建立時(shí)間必須足夠快，以便與具有相同分辨率DAC的轉(zhuǎn)換速度相匹配。此外，所選擇的PGA還必須具有盡可能低的噪聲，因?yàn)樗鼪Q定系統(tǒng)的信噪比(SNR)。為了解決這些問題，本設(shè)計(jì)中的放大器采用PGA205運(yùn)算放大器，它具有滿足設(shè)計(jì)要求的速度、精度和快速建立時(shí)間。當(dāng)DAC輸出信號(hào)幅度很低時(shí)能使該系統(tǒng)達(dá)到20位精度，如圖3所示。 后端運(yùn)放電路由兩個(gè)可編程增益運(yùn)放PGA205串聯(lián)組成。該運(yùn)放電路可提供從G=1到G=16(即20、21、22、23、24)的可編程增益放大，從而達(dá)到使AD7846精度提高至20位的目的。增益輸入端具體輸入值詳見參考文獻(xiàn)[5]真值表。數(shù)字輸入端可直接與通用的CMOS和TTL邏輯元件直接接口，邏輯輸入端以接地端為基準(zhǔn)。如果數(shù)字輸入端不帶鎖存器，邏輯輸入的改變將立即選擇新的增益。邏輯輸入的開關(guān)時(shí)間大約是0.5μs。
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圖2
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圖3

增益改變的響應(yīng)時(shí)間等于開關(guān)時(shí)間加上放大器穩(wěn)定到與新選擇的增益相對(duì)應(yīng)的新輸入電壓所需要的時(shí)間。對(duì)于0.01%的精度，當(dāng)G=1時(shí)，穩(wěn)定時(shí)間為2.5μs，當(dāng)G=16時(shí)，穩(wěn)定時(shí)間為5μs。本系統(tǒng)中，使用外部邏輯鎖存器鎖存來自高速數(shù)據(jù)總線的增益控制信號(hào)。使用外部鎖存器可以把高速的數(shù)字總線與敏感的模擬電路分開，應(yīng)使鎖存電路盡可能遠(yuǎn)離模擬電路以避免將數(shù)字噪聲耦合到模擬電路中。