在電路設(shè)計(jì)中，一般我們很關(guān)心信號(hào)的質(zhì)量問(wèn)題。一般的設(shè)計(jì)理念會(huì)基于理論和理想的模擬，理解信號(hào)從發(fā)射器傳輸?shù)?a target="_blank">接收器，但實(shí)際應(yīng)用往往不如預(yù)期，因?yàn)閺睦碚摰綄?shí)際應(yīng)用都往往會(huì)導(dǎo)致不可預(yù)知的結(jié)果。

什么是信號(hào)完整性？

當(dāng)電流通過(guò)銅跡線時(shí)，根據(jù)源組件（發(fā)射極）的驅(qū)動(dòng)器傳遞的能量，可能會(huì)出現(xiàn)不同的行為。 信號(hào)完整性仿真是驗(yàn)證通過(guò)銅跡線的信號(hào)質(zhì)量的理想方式，確保整個(gè)系統(tǒng)安全可靠。信號(hào)完整性分析是一種后期布局模擬過(guò)程，可準(zhǔn)確反映現(xiàn)實(shí)中發(fā)生的情況，以及在日常使用產(chǎn)品中會(huì)發(fā)生哪些行為，從而使設(shè)計(jì)更加可靠。

需要注意的問(wèn)題

高速部件的使用在市場(chǎng)上一直在增加，而低速部件的使用繼續(xù)下降。 這種趨勢(shì)甚至在今天仍然持續(xù)，高速組件的不斷增長(zhǎng)使我們?cè)趶?fù)雜系統(tǒng)中保持信號(hào)質(zhì)量的挑戰(zhàn)。

可以以各種方式擾亂信號(hào)，包括損耗，串?dāng)_效應(yīng)，反射，皮膚效應(yīng)和許多其他干擾。這些信號(hào)干擾問(wèn)題在諸如DDR 2/3/4的技術(shù)中進(jìn)一步復(fù)雜化，其中每個(gè)信號(hào)需要同時(shí)到達(dá)以便在保持相同時(shí)鐘速度的同時(shí)從存儲(chǔ)器讀取。

通常使用快速引腳驅(qū)動(dòng)器來(lái)實(shí)現(xiàn)良好的信號(hào)時(shí)序，同時(shí)還沿著銅跡線提供足夠的能量。 盡管這些引腳驅(qū)動(dòng)器可以幫助最小化信號(hào)完整性損失，但是長(zhǎng)的傳輸線將受到干擾。

要理解的一些理論應(yīng)用：

過(guò)渡電長(zhǎng)度（TEL）被定義為信號(hào)變化期間電磁波的移動(dòng)（上升時(shí)間（RT）/下降時(shí)間（FT）））：

?TEL = RT / FT *信號(hào)速度

使用FR-4的PCB構(gòu)建上的軌跡的大致速度為：

?15厘米/秒（6英寸/秒）

具有例如上升/下降時(shí)間。 300 ps這意味著：

?TEL = 0.3ns * 15cm / ns = 4.5cm（1.77英寸）

如果Trace長(zhǎng)于TEL的20％，我們將得到一條傳輸線和Re：

?反向開(kāi)始為= 0.3 ns * 15cm / ns * 0.2 = 9 mm（350 mil）

這幾乎是什么？ 長(zhǎng)度超過(guò)9mm（350mils）的銅跡線像傳輸線一樣，在設(shè)計(jì)過(guò)程中需要特別注意。

風(fēng)險(xiǎn)分析

因?yàn)橛胁煌N類的擾動(dòng)可以產(chǎn)生銅跡，如果不檢查系統(tǒng)中的信號(hào)質(zhì)量，還會(huì)有幾個(gè)不同的風(fēng)險(xiǎn)和后果。 例如，我們來(lái)看看一個(gè)反應(yīng)問(wèn)題。 信號(hào)從發(fā)射器發(fā)送到接收器，但是在接收器的引腳處觀察到一些流過(guò)的能量，如下面的圖1所示。

圖1 - 從發(fā)射器到接收器的信號(hào)反射問(wèn)題

觀察此效果時(shí)，我們可以看到信號(hào)的各種失真，如可能會(huì)燒毀芯片的過(guò)沖或可能會(huì)切換設(shè)備兩次的下沖。 在第二種情況下，我們還應(yīng)該注意回鈴，也可能會(huì)再次切換設(shè)備。 在這兩種情況下，這些風(fēng)險(xiǎn)都很高，而信號(hào)質(zhì)量問(wèn)題可能會(huì)為原型和再轉(zhuǎn)動(dòng)帶來(lái)額外的成本。 當(dāng)產(chǎn)品在市場(chǎng)上時(shí)，甚至可能會(huì)導(dǎo)致一些非功能性系統(tǒng)。 除了技術(shù)風(fēng)險(xiǎn)之外，還會(huì)影響公司的預(yù)算來(lái)考慮，因?yàn)槌杀鹃_(kāi)始逐漸失控，每一輪的原型都是這樣。

在最糟糕的情況下，在原型階段沒(méi)有發(fā)現(xiàn)的問(wèn)題將進(jìn)入市場(chǎng)，還有一些錯(cuò)誤和問(wèn)題仍在等待被發(fā)現(xiàn)。 在這樣的情況下，當(dāng)客戶退貨時(shí)，我們可能會(huì)花費(fèi)大量資源來(lái)修復(fù)或更換產(chǎn)品。 而公司最后要處理的是被召回的產(chǎn)品有害品牌在這個(gè)過(guò)程中的聲望和預(yù)算。

解決方案

如何避免信號(hào)完整性問(wèn)題，并避免所有這些潛在問(wèn)題？ 第一步是徹底研究從一開(kāi)始就遇到的問(wèn)題，并在整個(gè)設(shè)計(jì)過(guò)程中做出良好的設(shè)計(jì)決策。 換句話說(shuō)，不要在沒(méi)有具體的成功計(jì)劃的情況下潛水。

計(jì)劃應(yīng)該是什么？ 最常見(jiàn)的方法是調(diào)整傳輸線的阻抗。 這需要阻抗控制路由。 如果您需要更大的適配，則可以在信號(hào)中添加一個(gè)終止。 這也將調(diào)整阻抗，從而避免PCB上太寬的痕跡。 通過(guò)這樣做，終端組件可以吸收傳輸線上流過(guò)的能量，從而保護(hù)接收器。

避免擾動(dòng)的另一個(gè)關(guān)鍵因素是計(jì)劃您當(dāng)前的返回路徑。 避免在下面（或以上）關(guān)鍵信號(hào)區(qū)域內(nèi)分裂電源平面。 還可以對(duì)這些關(guān)鍵信號(hào)使用盲孔和埋孔，因?yàn)橥走^(guò)孔的短截線可能會(huì)充當(dāng)天線，并會(huì)對(duì)信號(hào)產(chǎn)生不必要的干擾。

圖2 - Altium Designer制造的Via拼接，提供優(yōu)化的電流返回路徑

Altium Designer的用處

Altium Designer包括一個(gè)完整的信號(hào)完整性分析工具，可以幫助我們檢測(cè)擾動(dòng)和扭曲板上的信號(hào)。 首先，它包含一個(gè)預(yù)先布局分析，以便對(duì)可能發(fā)生的問(wèn)題進(jìn)行估計(jì)對(duì)你的項(xiàng)目 這對(duì)于在設(shè)計(jì)過(guò)程中早期發(fā)現(xiàn)信號(hào)問(wèn)題而做得更好，這是有幫助的做出布局時(shí)的決定。 當(dāng)然，在設(shè)計(jì)的這個(gè)階段，分析沒(méi)有信息關(guān)于真實(shí)層堆棧，只能對(duì)結(jié)果進(jìn)行估計(jì)。 當(dāng)板完成后，路由和所有銅區(qū)域，則可以利用后布局分析來(lái)查看信號(hào)的真實(shí)擾動(dòng)。

像往常一樣，為了運(yùn)行模擬，需要模擬模型。 在信號(hào)完整性仿真的情況下，所有IC連接到我們想要模擬的信號(hào)都需要IBIS模型。 Altium Designer可以管理基本的IBIS模型，組件，如電阻器，電容器，電感器，連接器，晶體管，二極管等等...我們需要關(guān)心的唯一的事情是IC的仿真模型。 這些通常可以從制造商的網(wǎng)站下載。

通過(guò)板上的路由和連接到組件的IBIS模型，現(xiàn)在可以啟動(dòng)信號(hào)完整性模擬。 運(yùn)行分析并調(diào)查您的信號(hào)的質(zhì)量。 如果您看到意外的擾動(dòng)，那么您將需要再次運(yùn)行模擬。 這一次，使用可以添加到信號(hào)中的可能終端的變體。 Altium Designer將在同一圖表上生成具有這些端接的信號(hào)，以便您可以了解調(diào)整關(guān)鍵信號(hào)需要什么樣的終端。

現(xiàn)在知道需要哪個(gè)終止，還可以運(yùn)行一個(gè)額外的分析，以確定你的組件需要什么價(jià)值，這樣可以對(duì)信號(hào)做出最好的適應(yīng)。 這是一個(gè)參數(shù)化仿真，可以改變終端組件的值，看到哪個(gè)值最有幫助。

圖3 - 下拉電阻終端的參數(shù)仿真

結(jié)論

借助Altium Designer中的信號(hào)完整性仿真，我們可以輕松地在路由過(guò)程之前和之后成功瀏覽高速板的復(fù)雜性。 不然將需要花費(fèi)大量的時(shí)間來(lái)規(guī)劃當(dāng)前的返回路徑，信號(hào)時(shí)間和層疊層，然后才能開(kāi)始路由跟蹤。通過(guò)后期和預(yù)布局模擬和仔細(xì)規(guī)劃的組合，每次都能夠產(chǎn)生清晰的信號(hào)。