過去的四十年里面，不斷發(fā)展的工藝和架構設計共同推動著摩爾定律持續(xù)前進，即使是今天也還有3nm、2nm、1nm先進工藝在地平線上遙遙可及。但是現(xiàn)實趨勢來看，更高工藝、更多核、更大的芯片面積已經(jīng)不能帶來過去那種成本、性能、功耗的全面優(yōu)勢，摩爾定律確實是在進入一個發(fā)展平臺期，也意味著我們進入了“后摩爾時代”。



半導體設計產(chǎn)業(yè)開始不僅是通過工藝的提升，而是更多考慮系統(tǒng)、架構、軟硬件協(xié)同等，從系統(tǒng)來導向、從應用來導向去驅(qū)動芯片設計，讓用戶得到更好的體驗。而這些也是EDA行業(yè)需要給半導體賦能的關鍵方向。以下是筆者基于多年EDA及半導體行業(yè)從業(yè)經(jīng)驗，結合市場生態(tài)發(fā)展趨勢及需求，對EDA工具未來發(fā)展方向的10點觀察與展望。

芯片驗證向敏捷驗證發(fā)展

芯片正變得越來越大、越來越復雜，我們需要更多的測試。而且芯片開發(fā)這種超級復雜的系統(tǒng)工程，正在逐漸向“系統(tǒng)級驗證測試驅(qū)動開發(fā)”方向發(fā)展，因為系統(tǒng)級驗證測試才能暴露發(fā)現(xiàn)系統(tǒng)級工程每個環(huán)節(jié)引入中的潛在問題，并證明整體設計的正確。同時，正在迅速發(fā)展的新型敏捷設計語言，大多數(shù)也更偏向系統(tǒng)和架構層面的設計定義，但這就引入了“如何快速驗證高層次設計定義”這個需求。這幾方面的需求，都要求更快、更好、更完整、更智能的測試驗證工具和方法學，即敏捷驗證。 目前很多EDA驗證工具都在向敏捷的方向過渡，但需要的不是“散兵游勇”，因此工具之間的整體協(xié)同也是敏捷驗證必不可少的特性。

基于多核的高性能、分布式系統(tǒng)成為軟件仿真驗證的新發(fā)展方向

軟件邏輯仿真以其高可調(diào)試性，在電路調(diào)試中始終占有重要地位。但IP和SoC電路設計變得越來越復雜、與片上軟件的結合越來越緊密，傳統(tǒng)只使用單核或少數(shù)CPU核的單進程仿真，性能越來越無法滿足開發(fā)調(diào)試要求，對復雜IP經(jīng)常只能運行到幾赫茲或幾十赫茲的超低速度。 因此，使用更多的處理器核、更多的進程進行大規(guī)模電路的軟件仿真，是一個重要的發(fā)展方向。

硬件驗證系統(tǒng)向統(tǒng)一系統(tǒng)、雙模模式發(fā)展

基于FPGA或?qū)Ｓ糜布挠布炞C系統(tǒng)，可以大大提高仿真性能，是仿真驗證的重要手段。但是，由于數(shù)字邏輯調(diào)試、軟件開發(fā)、系統(tǒng)軟硬件集成、硬件接口驗證等多種驗證目標的沖突，硬件驗證系統(tǒng)在過去由不同的團隊和公司，設計成了原型驗證和硬件仿真這兩種獨立的EDA硬件仿真系統(tǒng)。但它們的本質(zhì)并無區(qū)別，都是由一種可配置的硬件系統(tǒng)去仿真多樣化的目標設計。 因此，在一種統(tǒng)一的硬件系統(tǒng)下，根據(jù)不同的驗證場景需求進行不同的配置，分別實現(xiàn)原型驗證模式和硬件仿真模式，用雙模系統(tǒng)替換原來的雙系統(tǒng)，從而實現(xiàn)節(jié)約硬件、編譯、部署成本的目標，已經(jīng)是一種從金錢、時間、人力投入多個方面提高EDA效率的發(fā)展方向。

基于全新架構的EDA 2.0工具與云計算深度結合

互聯(lián)網(wǎng)云平臺提供了近乎無限的計算彈性、存儲彈性和訪問便捷性，因此EDA 2.0應該與云平臺和云上多樣化的硬件結合，充分利用成熟的云端軟硬件生態(tài)。 云平臺帶來的彈性資源可以支持EDA 2.0的智能計算和自動化，用無限制的算力去優(yōu)化EDA計算瓶頸，使芯片設計流程更加智能，并加速芯片設計流程。 同時彈性的云端算力也能優(yōu)化用戶的設計成本。基于云平臺的EDA 2.0，其付費模式、使用模式、使用地點、使用設備都會更加靈活，讓EDA廠商和芯片設計團隊都不再把精力放在“用哪些軟硬件資源來設計芯片”上，而更加關注“如何快速高質(zhì)量地設計芯片”。 基于今天的技術起點，我們可以對EDA軟硬件框架和算法做創(chuàng)新、融合和重構，拋棄過去的一些包袱，采用更新的技術架構。過去的單機或本地多機同步的軟件結構要逐漸被改造為面向云平臺結構的云原生軟件架構，深度利用云端彈性性能，并且給用戶提供更優(yōu)化的使用模式。

多樣化的異構EDA計算加速芯片開發(fā)

EDA的本質(zhì)是計算，包括了各種流程驅(qū)動的圖結構計算、基于布爾計算的求解計算、數(shù)據(jù)庫驅(qū)動的設計數(shù)據(jù)調(diào)試、大數(shù)據(jù)驅(qū)動的NP問題求解空間折疊等等。而近年來由機器學習和大數(shù)據(jù)處理驅(qū)動的新型異構計算平臺層出不窮，包括各種GPU、NPU、基于新型處理器架構的多核、眾核CPU、DPU等等，甚至是基于模擬量的存儲計算、光計算，這些都有可能在一個或多個方面輔助EDA計算的加速，這也是眾多DSA架構團隊非常有興趣的應用領域。

形式化驗證更廣泛應用，逐漸成為驗證核簽（Sign-off）的必備工具

仿真方法學的應用雖然普遍，但也有其驗證不完整、耗費大量時間的固有缺陷。而形式化驗證經(jīng)過過去幾十年的發(fā)展，已經(jīng)越來越成熟，同時進一步使用高效的算法求解器，透過智能調(diào)度引擎縮小求解空間，并配合新型分布式云計算進行快速的迭代。形式化驗證不僅提供了一個比較完備的功能驗證手段，也為開發(fā)流程中各個環(huán)節(jié)之間，例如HLS往下到RTL、RTL到Gate，提供了一個非常有力的快速的等效性驗證方法。

智能化系統(tǒng)級調(diào)試方案進一步實現(xiàn)驗證調(diào)試自動化

除了更多更好的仿真和形式化技術作為驗證手段，不能忘記調(diào)試才是驗證的核心目的之一。多種EDA驗證工具的功耗、功能、日志、覆蓋率等輸出，最終都要匯總到調(diào)試工具中，從整體到細節(jié)層層深入地分析。這個分析的流程，除了需要優(yōu)秀的工程師，還需要調(diào)試工具能更智能、更系統(tǒng)的自動從數(shù)據(jù)中提煉分析數(shù)據(jù)，幫助工程師定位和解決問題。新一代EDA 2.0的自動和智能，必然需要智能的系統(tǒng)級調(diào)試方案的配合。

從系統(tǒng)級驗證場景定義到自動驗證系統(tǒng)的智能工具和方法學

IP復用在現(xiàn)代SoC和Chiplet system中已經(jīng)是普遍現(xiàn)象，因此對IP的驗證需求實際上逐漸下降。而隨之上升的是要驗證由眾多IP或Chiplet構成的系統(tǒng)，在目標驗證場景中的功能、功耗、性能是否能達到要求。因此我們需要的是從系統(tǒng)場景需求定義到芯片設計至系統(tǒng)集成之后整個流程中，端到端的系統(tǒng)級場景驗證方法。目前基于Accellera Systems Initiative標準化組織定義的PSS可移植激勵標準，已經(jīng)初步推動EDA向這個領域發(fā)展。國內(nèi)和國外EDA公司，也推出了基于PSS標準的場景級驗證工具，但其進一步形成產(chǎn)業(yè)生態(tài)，必然需要未來幾年的努力。

系統(tǒng)級驗證得到更多廠商和工具的支持

過去20年，EDA行業(yè)一直在談論系統(tǒng)級設計，但是真正面向系統(tǒng)級設計的EDA工具卻并不多。這本質(zhì)是因為通用芯片為主流的時代，芯片設計者的核心目標是PPA：即功耗、性能和面積這些圍繞著“芯片設計”而展開的目標。在這些核心目標的驅(qū)動下，系統(tǒng)級設計很難展開。 但是，隨著全球高端制造工藝逐漸進入瓶頸、中端制造工藝產(chǎn)能迅速發(fā)展、系統(tǒng)級電子產(chǎn)品越來越集成化、3D制造和封裝逐漸普及這幾個趨勢，很多芯片可以接受犧牲一部分PPA目標，以達到更低設計成本和更快系統(tǒng)創(chuàng)新周期。因此，“系統(tǒng)級EDA”會越來越多地得到更多廠商和工具的支持，圍繞系統(tǒng)級EDA的創(chuàng)新也會越來越多。

芯片和系統(tǒng)產(chǎn)業(yè)鏈歡迎新生代EDA公司和創(chuàng)新工具的出現(xiàn)

EDA產(chǎn)業(yè)從70年代初誕生至今40多年，已經(jīng)形成了幾巨頭壟斷體系，由EDA巨頭和芯片公司聯(lián)合定義的芯片設計驗證方法學、工具鏈也基本固定。但近年來，隨著芯片成為系統(tǒng)產(chǎn)業(yè)的核心關鍵，越來越多的目光投向了EDA。我們可以看到谷歌致力于AI打造的后端布局工具并倡導開源芯片項目；各種開源IP、開源芯片、圍繞Chisel、SpinalHDL等多種EDA語言的創(chuàng)新工具層出不窮；中國國產(chǎn)EDA公司紛紛嶄露頭角…我們可以預計，在系統(tǒng)產(chǎn)業(yè)的強大需求推動下，新生代EDA公司和創(chuàng)新工具必將越來越多，將EDA打造為更智能更高效率的產(chǎn)業(yè)鏈平臺。