集成電路可拿性是指．在規(guī)定的條件下和規(guī)定的時問內(nèi)，集成電路完成規(guī)定功能的能力。可通過可靠度、失效率、平均無故障工作時間、平均失效時間等來評價集成電路的可靠性?？煽啃园途眯浴⒖?a target="_blank">維修性和設計可靠性三大要素????

集成電路可靠度的計算公式為 R(t)=1-F(t)

式中，R(t)是可靠度函數(shù)，為t時刻集成電路正常工作的概率；F(t)是累積失效分布函數(shù)，即隨機選定的集成電路在t時刻失效的概率。

可靠性具有綜合性、時間性和統(tǒng)計性的特征。為了量化可靠性這一概念，一般用乎均失效時間 (Mean Time to Failure, MTTF)，即第一次失效的平均時間，來表征集成電路的壽命，即

式中，f(t)為壽命分布模型，是0到無窮大的時間范圍內(nèi)的概率密度函數(shù)。

F(t)與f(t)的數(shù)學關系為

封裝可靠性是集成電路可靠性研究中的重要方面。封裝可靠性研究主要包括封裝設計、封裝工藝、封裝材料等方面的改進、優(yōu)化、優(yōu)選，以及檢測方法、試驗方法、應用研究等，其目的是為了保證集成電路的可靠性。在新的封裝結構、封裝工藝和封裝材料對可靠性的影響尚不明晰的情況下，需發(fā)展新的可靠性理論，研究新的可靠性機制，應用先進的失效分析手段，對電路的可靠性進行分析、模擬、評估和改進，以實現(xiàn)對產(chǎn)品可靠性壽命的準確預測。對于集成了多種功能的封裝體，在開發(fā)新產(chǎn)品或改進產(chǎn)品的過程中，需進行封裝可靠性試驗．完成可靠性監(jiān)測統(tǒng)計，確定試驗監(jiān)測的潛在失效機理。

封裝缺陷和失效是影響封裝可靠性的主要原因。在機械、熱 化學或電氣等的作用下，集成電路性能降低；當產(chǎn)品的性能參數(shù)和特征超出可接受的范圍時，認為其發(fā)生失效。封裝缺陷會加速封裝失效和集成電路功能的失效，而失效導致的結果通常是無法預料的。封裝缺陷在制造和組裝過程中隨機發(fā)生，可能發(fā)生在其中的任何階段，包括芯片鈍化、芯片黏結、引線鍵合、引腳成型等?？煽啃匝芯康闹饕獙ο笫侨毕莺褪Оl(fā)生的位置、類型和潛在來源。由于封裝體易受各種缺陷和失效影響，因此必須通過試驗和仿 真分析確定失效的主要因素（常使用物理模型、數(shù)值參數(shù)法和試差法等方法進行失效預測)，并通過加速試驗驗證鑒別器件的失效周期。在生產(chǎn)過程中，可通過控制工藝參數(shù)、改進封裝材料和優(yōu)化封裝參數(shù)設計來降低封裝的失效率。

對封裝的可靠性評估主要在集成電路封裝的認證過程中完成。認證過程包括虛擬認證、產(chǎn)品認證和量產(chǎn)認證。其中，虛擬認證是基于失效物理模型（即基于失效機理和失效時間預計，用于失效物理可 靠性預測的數(shù)字/分析模型）的預計壽命來進行的，產(chǎn)品認證包含制造樣品的物理試驗和可靠性估計的加速試驗。隨著失效分析技術的發(fā)展，可靠性評價從基于外場數(shù)據(jù)失效率評估，演變到考慮封裝特性和負載應力的基于失效物理模型的預計。對于特定載荷條件下產(chǎn)生的特定失效機理，可靠性由確定失效部位的失效時間 (Time to Failure,TTF） 來確定。對于失效部位的TTF 決定的可靠性，可通過失效部位、應力輸人和失效模式進行評估和報告。電氣電 子工程師學會 IEEE 1413.1-2002 標準給出了電子系統(tǒng)或設備的可靠性預計流程框架，其中包含可靠性預計報告必須涵蓋的內(nèi)容。
責任編輯：彭菁