卷積神經(jīng)網(wǎng)絡(luò)（CNN)可以分為卷積層、池化層、激活層、全鏈接層結(jié)構(gòu)，本篇要實現(xiàn)的，就是CNN的卷積層....

使用DDR4這個IP核時，時鐘如何架構(gòu)十分關(guān)鍵，DDR4 IP對時鐘有特殊的要求，可以是差分時鐘也可....

ZYNQ系列的FPGA設(shè)計方法大同小異，都是PL+PS架構(gòu)，只需要理清楚有多少個BANK，哪些BAN....

隨著 AI、視頻處理、加密和高性能計算需求的增長，單一 CPU 已無法滿足低延遲、高吞吐量的計算需求....

用 FPGA 從底層開始搭建一個 NFC PCD (讀卡器)，支持 ISO14443A 標準。

CAN總線作為工業(yè)和汽車領(lǐng)域最常用的通信總線，具有拓撲結(jié)構(gòu)簡潔、可靠性高、傳輸距離長等優(yōu)點。CAN總....

FOC控制算法對傳感器采樣速率和處理器算力提出了一定的要求，使用 FPGA 實現(xiàn)的 FOC 可以獲得....

“上位”指的是在控制層級中處于較高、更接近用戶的計算機。 通常是一臺通用計算機，如工控機、PC、筆記....

由于ZYNQ-PS端的BANK502基本就是為DDR設(shè)計的，所以原理圖設(shè)計非常簡單：幾乎就是PIN ....

Virtex-7 FPGA的時鐘輸入主要通過其全局時鐘緩沖器（BUFG、BUFH等）和時鐘管理模塊（....

FPGA(Field-Programmable Gate Array)，現(xiàn)場可編程邏輯門陣列，它是一....

在FPGA開發(fā)領(lǐng)域，與高速ADC芯片如AD9680協(xié)同工作是一項充滿挑戰(zhàn)但又極具樂趣的任務(wù)。今天咱們....

上板測試后，發(fā)現(xiàn)FPGA與電腦之間存在報文交互，交互正常。

本文提出了基于可編程邏輯門陣列(field programmable gate array，F(xiàn)PGA....

本篇將介紹該款A(yù)DC的16通道/10bit/100MSPS工作模式下的開發(fā)過程。

此選項根據(jù)你所用的FPGA型號確定GT類型，我所用的是7k325t系列，故GT類型為GTX。

當使用不同版本的Vivado打開工程時，IP核被鎖定的情況較為常見。不同版本的Vivado對IP核的....

本章以太網(wǎng)通信實驗是基于ZYNQ-MZ702P開發(fā)板進行實現(xiàn)，在配置方面，需要讀者自主修改不同的地方....

在Vivado的時序約束中，-invert是用于控制信號極性的特殊參數(shù)，應(yīng)用于時鐘約束（Clock ....

在 HDL 代碼中標記待觀測信號，添加 (* mark_debug = "true" *) 屬性（V....

高層次綜合（HLS）是一種將高級編程語言（如C、C++或SystemC）轉(zhuǎn)換為硬件描述語言（HDL）....

FFT 的輸出不是 “連續(xù)的頻率譜”，而是離散的、等寬的頻率區(qū)間，每個區(qū)間就稱為一個 “頻率倉”（簡....

Vivado HLS是一款強大的高層次綜合工具，可將C/C++代碼轉(zhuǎn)換為硬件描述語言（HDL），顯著....

ZYNQ 的程序固化是指將程序代碼永久存儲到非易失性存儲器中，使系統(tǒng)上電后能自動加載運行的過程。主要....

在vivado中，我們常用的時序約束指令主要包括如下幾個方面。

其中1是添加幾個觀察信號，2是采樣深度。1根據(jù)自己要觀察的信號進行選擇，2一般越大越好。

為滿足對 “納秒級實時響應(yīng)” 與 “復雜數(shù)據(jù)深度運算” 的雙重需求，“FPGA+GPU”異構(gòu)混合部署....

FPGA 芯片中DSP（數(shù)字信號處理）硬核是高性能計算的核心資源，但使用不當會引入隱蔽性極強的“坑”....

FIRST IN FIRST OUT （先入先出）。顧名思義，F(xiàn)IFO是一個數(shù)據(jù)具有先進先出的存儲器....

Serial RapidIO(SRIO) 特指 RapidIO 標準的串行物理層實現(xiàn)。