4 幀地址控制模塊設(shè)計

　　幀地址控制模塊主要是將DDR3空間進行劃分，同時控制幀地址的切換。為了簡化設(shè)計，將存儲器劃分為若干塊，每塊存儲一幀數(shù)據(jù)，在用戶仲裁控制模塊讀寫緩存區(qū)時只生成幀內(nèi)地址，幀地址的切換由幀讀寫控制模塊實現(xiàn)，幀內(nèi)地址結(jié)合幀地址組合成對應(yīng)DDR3的內(nèi)部地址值。DDR3的幀地址劃分如圖 8所示。

　　圖形的讀寫和DVI視頻的讀寫不涉及幀速率的轉(zhuǎn)換，因此圖形存儲DDR3中的第0~1幀和視頻存儲DDR3中的第3~4幀地址控制方式相同，都是其中一幀用于將生成數(shù)據(jù)寫入到DDR3中，另一幀用于讀出數(shù)據(jù)疊加輸出，兩幀交替使用，通過乒乓操作來實現(xiàn)圖形數(shù)據(jù)的存儲與讀取。

　　視頻存儲DDR3中，第0~2幀（又稱A空間、B空間和C空間）用于PAL視頻處理后輸入幀及視頻輸出幀。由于PAL視頻幀速率為25Hz，而最終輸出 DVI的幀速率為60Hz，因此需要實現(xiàn)幀速率轉(zhuǎn)換。常見的幀速率轉(zhuǎn)換算法［8］包括：幀復(fù)制法、幀平均法、運動補償法等，由于機載系統(tǒng)對實時性要求比較高，因此選用幀復(fù)制法。

　　設(shè)置三個幀存儲空間，其中一幀用于讀出，一幀用于寫入，還有一幀空閑，分別稱作輸入幀、輸出幀和空閑幀。用三者的切換來實現(xiàn)幀速率的轉(zhuǎn)換，確保輸出幀相對于當前輸入幀的延遲最小，即當前輸出幀輸出的是最新寫滿的幀。當寫入的幀存儲空間已經(jīng)寫滿，而讀存儲空間還沒讀完，將下一幀的圖像數(shù)據(jù)寫到當前空閑的幀存儲空間。圖 9為PAL輸入幀和輸出幀讀寫控制流程圖。以A空間為輸出幀，B空間為輸入幀，C空間為空閑幀為例。若A空間讀完，B空間寫滿，則將B空間變成輸出幀并輸出，將C空間變成輸入幀并繼續(xù)輸入；若A空間還沒有讀完，B空間已經(jīng)寫滿，則將下一幀數(shù)據(jù)寫入到C空間，并繼續(xù)從A空間輸出。

　　5 驗證結(jié)果與分析

　　圖形生成寫中斷處理仿真圖如圖 10所示。由于圖形生成數(shù)據(jù)不是從左往右連續(xù)進行的，因此每次突發(fā)寫操作發(fā)送的128位數(shù)據(jù)（BL=8），有效的數(shù)據(jù)只有低16位，高112位直接用掩碼屏蔽（app_wdf_mask=16’hfffc）。當一幀圖形全部繪制完成后發(fā)送圖形生成模塊寫請求（graphics_done=1）。此時圖形中斷處理器執(zhí)行直接結(jié)果寫中斷 （graphics_wr_interrupt=1），視頻中斷處理器執(zhí)行插值背景讀中斷 （graphics_wr_interrupt_rd_bk=1）。當兩者同時完成（rd_bk_video_finish=1）時，圖形中斷處理器執(zhí)行插值結(jié)果寫請求中斷。其中，c0_app_XXX表示圖形存儲DDR3的用戶接口，寫圖形數(shù)據(jù)時，用戶接口地址系統(tǒng)和數(shù)據(jù)系統(tǒng)是對齊的；c1_app_XXX表示視頻存儲DDR3的用戶接口，讀視頻背景時，數(shù)據(jù)系統(tǒng)比地址系統(tǒng)稍有延遲。

　　用本文設(shè)計的DDR3存儲管理系統(tǒng)對文獻［9］中圖6.1進行中斷處理。視頻分辨率為1600×1200；繪制字符等直接結(jié)果點共812個像素（矩形填充忽略不算）；繪制斜線等插值結(jié)果點共有4762個像素。用本文算法測試各中斷處理時間如表 3所示。

　　視頻中斷處理器中，視頻處理寫中斷將一行視頻處理數(shù)據(jù)順序?qū)懭氲紻DR3中耗時1.1us，則將一幀視頻處理數(shù)據(jù)寫入DDR3中耗時1.32ms；視頻輸出讀中斷從DDR3讀出1行視頻數(shù)據(jù)耗時1us，則將一幀視頻讀出需要1.2ms；插值背景讀耗時54.2us。視頻處理中斷共耗時2.5742ms。圖形處理中斷中，圖形輸出讀中斷讀出1行圖形數(shù)據(jù)，并將其內(nèi)存空間清零，共需要2.1us，即將一幀圖形讀出需要2.52ms，則圖形處理中斷共耗時2.5851ms。

　　與文獻結(jié)果相比，本文設(shè)計的系統(tǒng)對圖形生成讀寫中斷速度有了明顯提高。因為文獻中斷類型較多，且圖形生成中斷的優(yōu)先級最低，在實現(xiàn)的過程中會多次被打斷，導(dǎo)致圖形生成執(zhí)行時間較長；而本文算法中，插值背景讀操作與直接結(jié)果寫操作同時在視頻中斷處理和圖形中斷處理中進行，利用并行操作減少時間，并大大降低了復(fù)雜度。

　　結(jié)論

　　本文設(shè)計并實現(xiàn)了基于FPGA的DDR3多端口存儲管理，主要包括DDR3存儲器控制模塊、DDR3用戶接口仲裁控制模塊和幀地址控制模塊。DDR3存儲器控制模塊采用Xilinx公司的MIG方案，簡化DDR3的邏輯控制；DDR3用戶接口仲裁控制模塊將圖形和視頻分別進行中斷處理，提高了并行速度，同時簡化仲裁控制；幀地址控制模塊將DDR3空間進行劃分，同時控制幀地址的切換。

　　經(jīng)過分析，本文將圖形和視頻中斷分開處理，簡化多端口讀寫DDR3的復(fù)雜度，提高并行處理速度。