HAPS-70 系列是一款易于使用、具備成本效益的基于 FPGA 的原型驗證系統(tǒng)。 HAPS-70 系列利用高速的實際接口，能夠以接近實時的運行速度，實現(xiàn)早期的硬件/軟件集成和系統(tǒng)級驗證。

增強的 HAPS 系統(tǒng)，采用最新 Xilinx Virtex?-7 FPGA，為使用 HAPS-70 系列的設(shè)計人員提供超強容量、性能和先進驗證模式。 借助 HAPS-70 系列，SoC 設(shè)計人員將能夠以更快的速度構(gòu)建下一代設(shè)計，同時風(fēng)險更小、利潤更高。

HAPS-70 功能：

模塊化的系統(tǒng)架構(gòu)，適應(yīng)1200萬門到2.88億門范圍的設(shè)計規(guī)模， 從單獨的IP模塊到處理器子系統(tǒng)及完整的SoC。對于容量在50萬到4百萬ASIC門的系統(tǒng)，參見HAPS Developer eXpress(HAPS-DX)系列。對于容量超過2.88億門的系統(tǒng)，參見HAPS-80系列。

將增強的 HapsTrak 3 I/O 連接器技術(shù)與高速時域復(fù)用相結(jié)合，可提供比傳統(tǒng)的引腳復(fù)用技術(shù)高達 3 倍的數(shù)據(jù)性能改善

系統(tǒng)定義和啟動工具加速硬件組裝，確保原型的機電完整性

先進的電源和散熱管理

設(shè)計規(guī)劃工具使原型設(shè)計時間減少 2-3 個月，簡化從模塊級 IP 驗證到全系統(tǒng)集成的流程

提高調(diào)試效率，可視性提高 100 倍，調(diào)試跟蹤緩沖數(shù)據(jù)下載時間加快 8 倍

先進的使用模式，包括協(xié)同仿真、基于事務(wù)的驗證和混合原型驗證

HAPS-70 基于 FPGA 的原型驗證系統(tǒng)可提供九種型號的產(chǎn)品系列，容量從 1200 萬 到 2.88 億個 ASIC 門

兼容DesignWare IP原型驗證套件

HAPS 硬件配件和軟件

ProtoCompiler

優(yōu)勢：

高性能
HAPS 系列可提供從獨立 IP 模塊到整個 SoC 系統(tǒng)（集成了各 CPU 子系統(tǒng)）范圍內(nèi)各種不同場景下的驗證，憑借其卓越的性能，成為業(yè)界領(lǐng)先產(chǎn)品。 觀看 Synopsys 高級副總裁兼 Solution Group 總經(jīng)理 Joachim Kunkel 的視頻，了解 Synopsys 的下一代基于 FPGA 的原型驗證系統(tǒng) HAPS-70 系列。

HAPS-70 介紹視頻

可擴展容量
HAPS-70 系列系統(tǒng)采用模塊化硬件架構(gòu)以及最新大容量 FPGA 技術(shù)，可支持從 12M 到 288M 個 ASIC 門的 SoC 設(shè)計。

深度可視性
提供 FPGA 間的無縫調(diào)試可視性，以及一系列跟蹤存儲選項，讓您能夠深入訪問并控制原型資源，同時將對其造成的影響降至最低。

HAPS 深度跟蹤調(diào)試視頻

輕松啟動
來自行業(yè)領(lǐng)先 EDA 供應(yīng)商的 IP 和 ASIC RTL 移植技術(shù)，讓您能夠更加輕松地提供高性能原型。

連接選項
獨立的基于 FPGA 的原型的優(yōu)勢顯而易見，而 HAPS-70 協(xié)同仿真和基于事務(wù)的驗證連接則可簡化從 RTL 仿真環(huán)境移植的操作，實現(xiàn)集成了 SystemC/TLM 模型的混合系統(tǒng)，從而獲得最快的 SoC 原型啟動。

設(shè)計規(guī)劃：
HAPS 特定的設(shè)計規(guī)劃功能
不管原型驗證項目的規(guī)模大小如何： 可以是一個IP， 一個子系統(tǒng)， 或一個完整的SOC， 用于創(chuàng)建基于FPGA的原型的設(shè)計規(guī)劃工具必須在快速bring-up方面進行優(yōu)化。設(shè)計準備和規(guī)劃是一個很耗時的任務(wù)， 可能的瓶頸來自：
多次反復(fù)和較長的編譯時間，延長了對IP和HDl的檢查；
設(shè)計中的門控時鐘和產(chǎn)證時鐘需要轉(zhuǎn)換為與FPGA架構(gòu)一致的時鐘，這非常耗費時間；
人工找到一種可能的跨多個FPGA的分割方案；
項目的設(shè)計變動導(dǎo)致的重建原型也非常耗時；

對HAPS-70系列來說，ProtoCompiler原型驗證工具可以幫助減少建立第一個原型的時間， 它的自動化功能包括：
多種HDL編譯模式，可以盡可能多的提升HDL源碼檢查的效率；
多種時鐘轉(zhuǎn)換選項，可以專注于快速的運行時間或最佳的系統(tǒng)性能；
FPGA分割和綜合的并行處理模式；
快速并自動化的約束驅(qū)動的分割和系統(tǒng)級的布線；
虛擬的無限的容量
靈活的數(shù)據(jù)庫模型允許快速的反復(fù)；
有效的基于TCL的命令行界面；
自動的時域復(fù)用，在Xilinx Virtex-7的高速管腳上實現(xiàn)；
要獲取更多有關(guān)ProtoCompiler的自動化功能

連接和調(diào)試：

特定的連接和調(diào)試功能
ProtoCompiler?RTL 調(diào)試工具和?將 HAPS 連接至主機工作站，進行系統(tǒng)監(jiān)控、RTL 調(diào)試和先進的驗證。 除了簡化 FPGA 的 RTL 調(diào)試功能外，緊密集成 HAPS 系統(tǒng)還使 Synopsys 能夠為大容量調(diào)試和系統(tǒng)連接提供以下獨特解決方案：

可迅速裝配和檢驗多母板和子板系統(tǒng)的完整性，HAPS-Aware 硬件查詢功能可以用來檢驗時鐘的有效性，HSTDM 的連接性和 UMRBus 的連接性。

應(yīng)用采樣存儲容量高達8GB的HAPS Deep Trace Debug(HAPS DTD)

通過 HAPS 與帶有 HAPS UMRBus 接口的主機工作站之間的數(shù)據(jù)流，提高原型狀態(tài)可視性

采用外部邏輯分析器，進行復(fù)雜觸發(fā)和大容量樣點存儲。 HAPS Real Time Debug(RTD)功能， 配合使用 HAPS Mictor 子板，可以調(diào)試RTL，然后輕松編程并將 Agilent 或 Tektronix 邏輯分析器連接至 HAPS 系統(tǒng)

故障排除和調(diào)試更加輕松
更多關(guān)于?HAPS Deep Trace Debug?以及能幫助您排除基于 FPGA 的原型故障和快速隔離 RTL 錯誤的其他Synopsys工具。