1 、Xilinx器件SelectIO性能描述
FPGA是電子器件中的萬能芯片，Xilinx FPGA處于行業(yè)龍頭地位更是非常靈活。FPGA管腳兼容性強(qiáng)，能跟絕大部分電子元器件直接對接。

Xilinx SelectIO支持電平標(biāo)準(zhǔn)多，除MIPI C-PHY電平（三電平標(biāo)準(zhǔn)）外，IO能直接對接3.3V以及3.3V以下基本所有電平標(biāo)準(zhǔn)，初步統(tǒng)計(jì)支持72種不同電平標(biāo)準(zhǔn)。

Xilinx SelectIO速度快，比如16nm器件LVDS最高支持1600Mbps，MIPI D-PHY最高支持2500Mbps，DDR4 control POD12_DCI最高支持2666Mbps。

2、Xilinx器件Bank
Ultrascale器件支持HR Bank & HP Bank，HR Bank最高支持3.3V電平，用于低速接口比如SPI，I2C等低速接口控制，HP Bank最高支持1.8V電平，用于LVDS，DDR4等高速接口。比如A1156封裝包括2個(gè)HR Bank與8個(gè)HP Bank，一個(gè)Bank只能提供一種VCCO。硬件設(shè)計(jì)時(shí)把Bank VCCO電壓相同的管腳可以放在同一個(gè)Bank，比如SSTL15 & DIFF_SSTL15電壓要求相同Bank VCCO=1.5V，可以放在同一個(gè)Bank。參考圖二：SSTL15電平HR&HP Bank都支持，要求Bank VCCO=1.5V，VREF=0.75V。

3、Xilinx器件Byte Group
Ultrascale器件一個(gè)HP Bank包含4個(gè)Byte Group，每個(gè)Byte Group由13個(gè)管腳組成。Byte Group中除bitslice12外，其他12個(gè)管腳都可以作為單端或差分信號使用。Bitslice可以配置為Component primitives 或者Native PHYprimitives兩種模式。

HP Bank包含一個(gè)MMCM與兩個(gè)PLL，global clock (GC)時(shí)鐘管腳可直接作為MMCM或者PLL 外部輸入時(shí)鐘。MMCM與PLL有專用的高速時(shí)鐘布線資源控制本Bank的Bitslice，同時(shí)還能通過BUFG輸出全局時(shí)鐘驅(qū)動整個(gè)用戶邏輯。Global clock (GC)時(shí)鐘管腳只分布在中間兩個(gè)ByteGroup，quad Byte clock (QBC)也是只分布在中間兩個(gè)Byte Group。Global clock(GC)是全局時(shí)鐘輸入管腳作為PLL&MMCM輸入時(shí)鐘源，QBC是Byte Group的采樣時(shí)鐘。global clock (GC)作用域?yàn)檎麄€(gè)芯片，QBC作用域?yàn)楸綛ank。Dedicated Byteclock (DBC)分布在最上與最下兩個(gè)ByteGroup，用于采樣本Byte Group數(shù)據(jù)，作用域?yàn)楸綛yte Group。

4、 Xilinx 器件SelectIO結(jié)構(gòu)
FPGA管腳支持電平標(biāo)準(zhǔn)多，速度跨度大，那是因?yàn)閄ilinx有靈活巧妙的器件結(jié)構(gòu)設(shè)計(jì)。不同系統(tǒng)器件SelectIO性能不同，同一款芯片HP Bank與HR Bank性能同樣不同，原因都是因?yàn)椴煌愋虰ank SelectIO結(jié)構(gòu)復(fù)雜度不同。下面20nm Ultrascale器件SelectIO舉例說明。

Ultrascale器件一個(gè)HP Bank 52個(gè)UserIO，其中4組每組12個(gè)管腳共48個(gè)管腳支持差分電平，管腳命名IO_LxxP支持差分電平正電平，管腳命名IO_LxxN支持差分電平負(fù)電平。

如果Bank VCCO=1.8V或者VCCO=2.5V，Bank支持LVDS電平，LVDS termination100歐姆終端電阻有效，LVDS接收端外部硬件電路不需要另外增加100歐姆終端電阻。

關(guān)于LVDS電平對接問題可以參考下面鏈接 https://www.xilinx.com/support/answers/43989.html 。

Ultrascale器件UserIO以IO_xx前綴命名，表示所有UserIO支持輸入或者輸出或者雙向管腳，通過控制T狀態(tài)PAD實(shí)現(xiàn)Input或者Output功能。Vivado工具默認(rèn)配置會對input 管腳添加INBUF，output管腳添加OUTBUF。

硬件電路設(shè)計(jì)時(shí)候很難做到時(shí)鐘與多路數(shù)據(jù)（比如一個(gè)時(shí)鐘采樣8位數(shù)據(jù)位寬）嚴(yán)格意義等長，在1Gbps速率情況，要求八根數(shù)據(jù)線PCB走線ps級別等長難度非常大，SelectIO內(nèi)部有Input Delay Component ，精度能到2.5ps一個(gè)tap，最多支持512個(gè)tap。Component mode通過Input Delay補(bǔ)償PCB走線不完成等長實(shí)現(xiàn)接口高速傳輸，Ultrascale器件LVDS Component mode能達(dá)到1250 Mbps速率。每個(gè)管腳都有Input Delay器件，要求時(shí)鐘數(shù)據(jù)在同一個(gè)Bank，8位數(shù)據(jù)可以分別做不同Input Delay延遲，時(shí)鐘能正確采樣到正確的數(shù)據(jù)。

中間傳輸過程時(shí)鐘頻率不能過高，過高容易產(chǎn)生時(shí)鐘抖動（Clock Jitter）和時(shí)鐘偏斜（Clock Skew），最好不要超過500Mhz。比如數(shù)據(jù)頻率為1200Mbps，時(shí)鐘頻率為150MHz，LVDS接收時(shí)把1200Mhz數(shù)據(jù)通過1:8 deserialization 降低到150M Hz時(shí)鐘域。Ultrascale器件deserialization系數(shù)只支持1:2 & 1:4 & 1:8，如果需要支持1:7 deserialization系數(shù)，中間需要經(jīng)過一個(gè)變速箱gearbox，請參考xapp1315。

Native mode是基于Component mode還使用后級一個(gè)8-deep深度FIFO，通過FIFO延遲不同補(bǔ)償各個(gè)數(shù)據(jù)位走線延遲，Native Mode LVDS最高能支持1600M bps。時(shí)鐘數(shù)據(jù)管腳必須在同一個(gè)Byte Group才能實(shí)現(xiàn)Native Mode，比如DDR4 DQS DQ， MIPI D-PHY 時(shí)鐘數(shù)據(jù)必須在同一個(gè)Byte Group。

5、參考資料來源于UG571以及Xilinx專家Antony Gu的培訓(xùn)。

　　審核編輯：湯梓紅