基于URAM原語(yǔ)創(chuàng)建容量更大的RAM

引言：

UltraRAM 原語(yǔ)（也稱(chēng)為 URAM）可在 Xilinx UltraScale +? 架構(gòu)中使用，而且可用來(lái)高效地實(shí)現(xiàn)大容量深存儲(chǔ)器。

由于大小和性能方面的要求，通常這類(lèi)存儲(chǔ)器不適合使用其他存儲(chǔ)器資源來(lái)實(shí)現(xiàn)。

URAM 原語(yǔ)具有實(shí)現(xiàn)高速內(nèi)存訪(fǎng)問(wèn)所需的可配置流水線(xiàn)屬性和專(zhuān)用級(jí)聯(lián)連接。流水線(xiàn)階段和級(jí)聯(lián)連接是使用原語(yǔ)上的屬性來(lái)配置的。

本篇博文描述的是通過(guò)將 URAM 矩陣配置為使用流水線(xiàn)寄存器來(lái)實(shí)現(xiàn)最佳時(shí)序性能的方法。

注意：本文由 Pradip K Kar、Satyaprakash Pareek 和 Chaithanya Dudha 共同撰寫(xiě)。

流水線(xiàn)需求：

通過(guò)在矩陣結(jié)構(gòu)中連接多個(gè) URAM，從可用的 URAM 原語(yǔ)實(shí)現(xiàn)大容量深存儲(chǔ)器。

矩陣由 URAM 的行和列組成。一列中的 URAM 使用內(nèi)置級(jí)聯(lián)電路級(jí)聯(lián)，且多列 URAM 通過(guò)外部級(jí)聯(lián)電路互連，這被稱(chēng)為水平級(jí)聯(lián)電路。

作為示例，圖 1 示出了針對(duì) 64K 深 x 72 位寬存儲(chǔ)器的 4x4 URAM 矩陣的矩陣分解。

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圖 1：4 行 4 列的 URAM 矩陣（可實(shí)現(xiàn) 64K 深 72 位寬的存儲(chǔ)器）

在沒(méi)有流水線(xiàn)設(shè)計(jì)的情況下，深度聯(lián)結(jié)構(gòu)會(huì)導(dǎo)致內(nèi)存訪(fǎng)問(wèn)出現(xiàn)大的時(shí)鐘輸出延遲。例如，在默認(rèn)情況下，上述 URAM 矩陣可以達(dá)到約 350 MHz。要以更快的速度訪(fǎng)問(wèn)內(nèi)存，應(yīng)插入流水線(xiàn)。如果在網(wǎng)表中指定了一定數(shù)量的輸出時(shí)延，Vivado Synthesis 即會(huì)自動(dòng)實(shí)現(xiàn)此功能。

指定 RTL 設(shè)計(jì)中的流水線(xiàn)：

有兩種方法可以用來(lái)指定 RTL 設(shè)計(jì)中的流水線(xiàn)的用途，可以通過(guò)使用 XPM 流程，也可以通過(guò)行為 RTL 來(lái)推斷內(nèi)存。

如果 RTL 設(shè)計(jì)通過(guò) XPM 流程來(lái)創(chuàng)建 URAM 內(nèi)存，則用戶(hù)可以將對(duì)流水線(xiàn)的要求指定為 XPM 實(shí)例的參數(shù)。參數(shù)“READ_LATENCY_A/B”用于捕獲內(nèi)存的時(shí)延要求。

可用的流水線(xiàn)階段數(shù)是 LATENCY 值減去 2。例如，如果 Latency 設(shè)置為 10，則允許 8 個(gè)寄存器階段用于流水線(xiàn)操作。另外兩個(gè)寄存器可用來(lái)創(chuàng)建 URAM 本身。

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圖 2：使用 XPM 設(shè)置流水線(xiàn)設(shè)計(jì)

如果用戶(hù)使用 Vivado 用戶(hù)指南中提供的模板來(lái)編寫(xiě) RTL，并通過(guò)此方法來(lái)創(chuàng)建 URAM，那么，他們可以在 URAM 的輸出時(shí)創(chuàng)建盡可能多的寄存器階段。唯一的要求是，與數(shù)據(jù)一起，流水線(xiàn)寄存器的啟用也需要流水線(xiàn)化。

圖 3 顯示數(shù)據(jù)和流水線(xiàn)的啟用。

基于URAM原語(yǔ)創(chuàng)建容量更大的RAM

圖３：URAM 塊輸出時(shí)的數(shù)據(jù)及流水線(xiàn)啟用規(guī)范

圖 4 示出了 RTL 級(jí) RAM 流水線(xiàn)設(shè)計(jì)示例。

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圖 4：用來(lái)指定數(shù)據(jù)和流水線(xiàn)啟用的 verilog 模板

分析日志文件：

Vivado Synthesis 根據(jù)上下文環(huán)境和場(chǎng)景發(fā)布與 URAM 流水線(xiàn)相關(guān)的不同消息。下表說(shuō)明要在 vivado.log 文件中查找的一些消息和要采取的相應(yīng)操作。

請(qǐng)注意，推薦的流水線(xiàn)階段基于可實(shí)現(xiàn)最高性能 (800 MHz+) 的完全流水線(xiàn)化的矩陣。此建議不受實(shí)際時(shí)序約束的限制。

情況	消息	操作
無(wú)流水線(xiàn)設(shè)計(jì)的 URAM	WARNING: [Synth 8-6057] Memory: "uram00/ram1/mem_reg" defined in module: "top_sp_no_pipe" implemented as Ultra-Ram has no pipeline registers. It is recommended to use pipeline registers to achieve high performance	增加時(shí)延或插入一些流水線(xiàn)階段。
URAM 嚴(yán)重受流水線(xiàn)限制	CRITICAL WARNING: [Synth 8-6013] UltraRAM uram00/ram1/mem_reg is under-pipelined and may not meet performance target :?Pipeline stages found = 1; Recommended pipeline stages =8	增加時(shí)延或插入一些流水線(xiàn)階段。
帶有合理流水線(xiàn)設(shè)計(jì)的 URAM	INFO: [Synth 8-5813] UltraRAM uram00/ram1/mem_reg:?Pipeline stages found = 4; Recommended pipeline stages =8	檢查是否滿(mǎn)足時(shí)間要求。如果不滿(mǎn)足性能，則增加時(shí)延。
流水線(xiàn)多于需要的 URAM	INFO: [Synth 8-5813] UltraRAM uram00/ram1/mem_reg:?Pipeline stages found = 10; Recommended pipeline stages =8	減少時(shí)延，否則 FF 利用率將顯著增加。
流水線(xiàn)設(shè)計(jì)結(jié)果	INFO: [Synth 8-5814] Pipeline result for URAM (uram00/ram1/mem_reg): Matrix size= (4 cols x 4 rows) \| Pipeline stages => ( available = 10, absorbed = 8 )	?

時(shí)間性能估計(jì)：

下表說(shuō)明流水線(xiàn)寄存器的數(shù)量與可實(shí)現(xiàn)的最大估計(jì)頻率之間的關(guān)系。

請(qǐng)注意，實(shí)際的時(shí)間數(shù)仍將取決于最終地點(diǎn)和路線(xiàn)結(jié)果。

下列數(shù)字基于 speedgrade-2 Virtex? UltraScale+? 部件以及我們使用 4x4 矩陣實(shí)現(xiàn)的 64K x 72 URAM 示例工程。

流水線(xiàn)階段	URAM 中吸收的流水線(xiàn)	所用流水線(xiàn)資源	關(guān)鍵路徑上的數(shù)據(jù)路徑延遲 (ns)	估計(jì)的最大頻率
0	0	不適用	2.7	370 MHz
1	1/1	OREG	2.15	465 MHz
2	2/2	OREG，F(xiàn)DRE	1.632	612 MHz
4	4/4	OREG，REGCAS，F(xiàn)DRE，IREG_PRE	1.376	726 MHz
6	6/6	OREG，REGCAS，F(xiàn)DRE，IREG_PRE	1.376	726 MHz
8	8/8	OREG，REGCAS，F(xiàn)DRE，IREG_PRE	1.1	909 MHz
10+	8/10+	OREG，REGCAS，F(xiàn)DRE，IREG_PRE	1.1	909 MHz