據(jù)估算，ASML今年下半年可能會再出貨 22 臺EUV設備，明年全年最多50臺。據(jù)臺媒DIGITIMES報導，臺積電也將擴大采購 EUV 設備，搶下ASML明年超過1/3的供貨，這樣一來臺積電明年EUV機臺數(shù)將超 50 臺，估計可達 55 臺。相較之下，三星可能還不到一半，而英特爾更少，這將令臺積電持續(xù)維持工藝優(yōu)勢。從 EUV 光罩盒的采購量看來也支持這樣的說法。

　　一臺EUV光刻機的價格大概是1.2億美元（約合8億元人民幣），也就是在2020年底前，臺積電光是買EUV設備就要花超過440億元人民幣，大約相當于臺積電當前兩個月的總收入。

　　早在2011年，臺積電就從ASML引進了第一臺研發(fā)型號的EUV光刻機。在2012年，臺積電聯(lián)合英特爾、三星參股ASML推進EUV光刻機研發(fā)?？梢哉f臺積電和ASML是辛辛苦苦一起合作努力了超過30年才能在今天稱霸全球。

　　這種合作模式，無論英特爾、三星還是中國大陸的晶圓代工廠商，都不可能彎道超車。

　　值得注意的是，在 EUV 成為顯學后，美光等內存大廠也開始更積極地引入 EUV，目前最新的臺中廠無塵室是設計成能使用 EUV 設備的，今年落成后可望進場評估。雖然美光沒有松口，但面對三星的壓力，將計劃提前也不令市場意外。

　　5納米芯片成本曝光

　　喬治敦大學沃爾什外交學院安全與新興技術中心（CSET）的兩位作者編寫的一份題為《AI Chips： What They Are and Why They Matter》的報告中，他們借助模型預估得出，臺積電5納米制造的12吋晶圓成本約為16988美元，遠高于7nm約為9346美元的成本。

　　報告假想了一顆5納米芯片，該芯片大小與英偉達（Nvidia）P100 GPU相當，這款GPU基于臺積電16納米工藝節(jié)點制造，包含153億個晶體管，裸片面積為610 平方毫米，相當于晶體管密度25 MTr/mm 2。

　　由此計算，直徑300mm（12吋）的晶圓能夠生產(chǎn)71.4顆 610平方毫米的芯片，平攤單顆芯片成本將高達238美元（約合1600元人民幣）。

　　假設5nm GPU的芯片面積為610平方毫米，并且晶體管密度比P100 GPU高，達到907億個晶體管。下表中是用模型估算的臺積電90至5納米之間的節(jié)點晶體管密度。在90至7納米范圍內的節(jié)點，模型使用具有相同規(guī)格的假想GPU，包括晶體管除晶體管密度，假想的5納米 GPU與假設節(jié)點關聯(lián)。

　　CSET的成本模型使用的是無晶圓廠的角度，包含建造工廠的成本、材料、人工，制造研發(fā)和利潤等。芯片制造出來后，將外包給芯片測試和封裝（ATP）公司。所以這還只是晶圓制造成本，而一顆芯片的誕生還需要包含設計成本和封裝、測試成本，這部分的成本也是非常高的。

　　有市場研究機構給出數(shù)據(jù)，芯片的成本迅速暴增，7納米芯片設計成本為3.49億美元，5納米芯片設計成本將增至4.76億美元。也就是說，像設計一款A14或者麒麟5納米芯片，總成本可能高達近5億美元。

　　該機構通過調查估算后，每顆芯片的設計和封裝、測試成本，分別為108美元和80美元。

　　如果這份研究報告的準確性高的話，那么意味著一顆5納米芯片支付的總成本將可能達到426美元（約為2929元）　　

　　當然，這一估算也只是最理想的狀態(tài)，考慮到5納米工藝幾個月前才開始量產(chǎn)，其使用的晶圓廠以及設備都還沒有折舊，所以可能會有比較高的損耗。同時光刻機的成本也極高，由于EUV工藝復雜多達14層，每一層都要動用ASML的Twinscan NXE光刻機，而一臺EUV光刻機的價格高達1.2億美元。

　　實際上，麒麟9000的成本可以并不需要這么多。因為晶體管密度大增，同是300mm（12吋）晶圓能切割出來的芯片增多，大概能夠切割出400顆麒麟9000芯片。若按此計算，使用N5制造610m㎡芯片的成本為42美元（287元人民幣），加上設計和封裝、測試成本，一顆芯片的最終成本可能在238美元（1570元人民幣）左右，比使用N7生產(chǎn)同樣芯片的233美元只貴了5美元。

　　在16/12納米節(jié)點上，同樣的處理器會大得多，制造成本為331美元。此外在N5時，還可以帶來15%的性能提升和30%的功耗下降。

　　但大家要做好的心理準備是，今年蘋果和華為的旗艦機注定不會太便宜。

　　3納米、2納米都在路上了

　　據(jù)此前供應鏈消息，臺積電雖然失去了華為的訂單，但AMD、英偉達、聯(lián)發(fā)科、高通與蘋果迎來了出貨旺季，已陸續(xù)加大7/5納米訂單。其中，7納米現(xiàn)已提前達到每月13萬片產(chǎn)能，年底約將再增至14萬片。而5納米目前由每月5萬片逐步提升，原定2021年上半8萬~9萬片月產(chǎn)能目標，近日已上調至10.5萬片，產(chǎn)能仍舊供不應求。

　　臺積電最近還公開了3納米工藝的產(chǎn)量目標，預計于2021年進入風險生產(chǎn)，2022年下半年量產(chǎn)單月產(chǎn)能可以躍升至5.5萬片；至2023年的單月產(chǎn)能更可以升至10萬片。首批生產(chǎn)晶圓將由蘋果全包，第二、第三批客戶則有英特爾、AMD、高通、賽靈思（Xilinx）及英偉達等。

　　與5納米相比，3納米可以在相同的功率水平下提高10-15%的性能，或者在相同的晶體管速度下降低25-30%的功率。International Business Strategies （IBS）給出的數(shù)據(jù)顯示，三星稱其3納米環(huán)繞閘極（GAA）工藝的成本可能會超過5億美元。

　　此外，臺積電還稱在2納米制造節(jié)點方面取得重大研究突破，有望在2023年中期進入2納米工藝試生產(chǎn)階段，并在一年后開始批量生產(chǎn)。

　　據(jù)悉，臺積電的2納米工藝將采用差分晶體管設計，采用GAA工藝為基礎的多橋溝道場效應（MBCFET）架構，解決FinFET因工藝微縮產(chǎn)生電流控制漏電的物理極限問題。而在極紫外光微顯影技術方面的進步讓臺積電的納米片（Nano Sheet）堆疊關鍵技術更為成熟，良品率的提升比預期的順利許多。

　　值得注意的是，這也是臺積電第一次將MBCFET設計用于其晶體管。

　　臺積電一位高管對外表示，“我們樂觀預計2023年下半年風險試產(chǎn)收益率將達到90%，這將有助于我們未來繼續(xù)贏得蘋果、匯達等主要廠商的大訂單”。同時，他還提到，量產(chǎn)將于2024年開始。